[ZEPHYR]SDMMC2 Clock Initialization Failure on M4 Core (PLL2R Frequency Mismatch) 問題詢問
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APB1挂在AHB1上,APB2挂在AHB2上,依次类推
但是参考手册里不是这么说的……
每个芯片不太一样,以手册为主。像这么主要的设计,手册不会有错误的。
认同你的质疑与结论,这个地方可能是排版问题。
从参考手册的系统框图 和 相关描述来看,APB1 APB2总线源于AHB1/APB桥而来。
The AHB/APB bridges in D2 domain allow peripherals on APB1 and APB2 to connect to AHB1.
虽说瑕不掩瑜,希望这个地方在后面版本订正过来。
AHB1连着APB1和APB2