01前言

为了让客户在原理图设计阶段少走弯路，我这里结合客户评估和设计阶段常遇到的问题，整理了一下 BlueNRG-1/-2 相关设计及注意事项以备客户解惑用。

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02BlueNRG-1/-2 的原理图参数说明及设计注意事项

2.1. BlueNRG-1/-2 原理图及参数如下：

通过断点和单步调试，我们发现出现问题的指令如下所示：

图1.IDB007V1_schematic

1 x% \* n- m& f9 c9 O( \! c- h
' p; `4 y, w, ~& _- W( @+ Y

图2.IDB008V2_schematic

- X0 X, G- k# N( a1 \  l' `

表1. 基于 BlueNRG-1/2 板子的元器件说明

- M4 C# V! @( P5 P/ L2 Q  ^

2.2. 原理图设计注意事项：

1. C4 的取值只能是 150nf 或者 220nf，否则会影响系统的稳定。
2. 设计成 SMPS ON 的是时候，D1 中的 pin1 和 pin2 之间焊接一颗电感，该电感的具体要求如下：标称值为 10 uH 或 4.7 uH ，但 DCR 务必小于 1ohm 且额定电流必须大于 100 mA。
3. RXD/TXD 必须接到 DIO11 和 DIO08 pin，否则后续将无法使用 RF Flash utility 工具和 BlueNRG GUI 工具。
4. 这里的 L1=2nH，L5=3.9nH 建议保留,这有助于抑制最后通道的杂散并减少晶体和RF 信号间的相互影响。
5. 建议预留 ANATEST0 pin 和 ANATEST1 pin 的测试点，以便后续测试高速晶体的启振时间。
6. DIO7 建议通过 100kohm 电阻接地并预留测试点：为强制执行 updater 代码(参见预先编程的引导加载程序)，建议将 IO7 引脚拉高并硬件复位设备。

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03BlueNRG-LP/LPS 的原理图参数说明及设计注意事项

+ ?, {" A: C3 R  y

3.1. BlueNRG-LP 原理图及参数如下：

* A1 V1 X7 K$ D

图3.IDB011V1_schematic

3 d9 R/ S* L2 S7 r" `

图4.IDB011V2_schematic

6 }4 \# ~8 h% s3 v

3.2. BlueNRG-LPS 原理图及参数说明如下：

图5.IDB012V1_schematic

$ k6 {' s: b: K5 _. o% y. H% g3 y& f7 L/ ^

" f4 T0 P/ p& t$ r/ h. n% i

表2. 基于 BlueNRG-LP/LPS 板子的元器件说明

3.3. 原理图设计注意事项：

1. CAP 的取值只能是 150nf 或者 220nf，否则会影响系统的稳定。
# W) o4 a6 B& S2. 设计成 SMPS ON 的是时候，D1 中的 pin1 和 pin2 之间焊接一颗电感，该电感的具体要求如下：标称值为 10 uH 或 2.2 uH 或 1.5uH，但 DCR 务必小于 1ohm 且额定电流必须大于 100 mA。

* f% B; H; N0 C. d4 _3 @

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表3.SMPS BOM information

3. 对于 BlueNRG-LP 芯片 RXD/TXD 必须接到 PA8 和 PA9 pin，而对于 BlueNRGLPS 芯片 RXD/TXD 必须接到 PB0 和 PA1 pin。否则，后续将无法使用 RF Flash utility 工具和 BlueNRG GUI 工具。
1 T4 ~7 y3 I+ \, z+ o& c5 B' c4. 实际应用中 Q1(32KHZ 晶体)可以省略，Q2(32MHZ 晶体)需符合 Fnom=32Mhz，fTOL建议选择±20ppm， PD 不要超过 100uW，CL 选用 6~8pf 的。
8 p# Q8 C/ j% R( x5 l- O0 Q( V6 ^3 K3 t5. 建议预留 VCAP 和 PB6 pin 的测试点，以便后续测试高速晶体的启振时间。
/ M: C; r9 ?  ~! p( o6. PA10 建议预留测试点。

04小结

为方便客户、代理 FAE 更好地理解 DEMO 板的原理图，以便客户项目顺利进行， 以及方便后续的测试和调试，这里特意分享以上章节针对不同 DEMO 板的原理图和设计事项做了说明。

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转载自： STM32单片机

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