系统时钟和EMC性能

py 提问时间：2016-2-22 10:17 /

问答
是否解决:

在进行静电测试时，发现STM32的系统时钟配置为SYSCLK_FREQ_HSE就不能通过实验。而使用其他系统时钟配置都可以。00110 /* #define SYSCLK_FREQ_HSE HSE_VALUE */00111 /* #define SYSCLK_FREQ_24MHz 24000000 */ 00112 /* #define SYSCLK_FREQ_36MHz 36000000 */00113 /* #define SYSCLK_FREQ_48MHz 48000000 */00114 /* #define SYSCLK_FREQ_56MHz 56000000 */00115 #define SYSCLK_FREQ_72MHz 72000000对比了代码的不同之处，SYSCLK_FREQ_HSE选择HSE，而其他方式选择PLLCLK。而在system_stm32f10x.c void SetSysClockToHSE(void) 程序下加入了PLL/2*2，启动了PLL就可以通过测试了。