一．SPI协议简要介绍

SPI，是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。
  SPI总线是Motorola公司推出的三线同步接口，同步串行3线方式进行通信:一条时钟线SCK，一条数据输入线MOSI，一条数据输出线MISO;用于 CPU与各种外围器件进行全双工、同步串行通讯。SPI主要特点有:可以同时发出和接收串行数据;可以当作主机或从机工作;提供频率可编程时钟;发送结束中断标志;写冲突保护;总线竞争保护等。

SPI总线有四种工作方式(SP0, SP1, SP2, SP3)，其中使用的最为广泛的是SPI0和SPI3方式。SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性(CPOL)对传输协议没有重大的影响。如果CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高电平。时钟相位(CPHA)能够配置用于选择两种不同的传输协议之一进行数据传输。如果 CPHA=0，在串行同步时钟的第一个跳变沿(上升或下降)数据被采样；如果CPHA=1，在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。

SPI主模块和与之通信的外设时钟相位和极性应该一致。

以下是SPI时序图：

   主要讲解一下广泛使用的两种方式设置：

SPI0方式：CPOL=0，CPHA=0；SCK空闲状态为低电平，第一个跳变沿（上升沿）采样数据，无论对Master还是Slaver都是如此。

SPI3方式：CPOL=1，CPHA=1；SCK空闲状态为高电平，第二个跳变沿（上升沿采样数据，无论对Master还是Slaver都是如此。

其实对于SPI0和SPI1发送与接收数据，可以总结为一句话：上升沿采样数据，下降沿发送数据。全双工同时进行，当然，必须在CS拉低使能情况下。

0 x* X! o9 W& j2 V6 g

二．FPGA作为Slaver实现SPI3方式与STM32通信

1.STM32方面：用库函数配置SPI1，设置CPOL=1，CPHA=1.

2.FPGA方面：

（1）通过边沿检测技术得出SCK上升沿与下降沿标志,用于下面状态机中的数据采样及发送。

（2）根据时序图，采用2个状态机分别在SCK上升沿实现数据采样，下降沿实现数据发送。无论是采样还是发送，都是高位在前，从Bit[7]到Bit[0]，共8位数据。

（3）最后通过边沿检测技术得出数据采样完成标志，用于用户操作。

以下是SPI3的时序图：

三.Verilog代码部分

测试工程代码:实现了STM32每隔200ms发送流水灯数据给FPGA，使FPGA系统板上的4个LED灯实现流水操作；同时，FPGA每隔1s发送计数数据给STM32，并在STM32系统板上的LCD屏出来，即:显示0-9循环计数。

但下面的代码只是SPI作为从机的驱动部分，包括SPI发送数据与接收数据。

1 u+ v+ c. r1 w, R0 u

1. /***********************************************************************
   7 h7 E9 ]/ S9 _+ F' ^) p9 X$ |
2. 　　   ****************** name：SPI_Slaver_Driver **************
   
3. 　　          ********** author：made by zzuxzt **********
   . b6 c+ K$ x* |8 E  V8 o5 b, E. i
4. 　　   ****************** time：2014.4.29 **********************
   
5. ***********************************************************************/
   & B  v, C9 E9 V
6. //use SPI 3 mode,CHOL = 1,CHAL = 1
   
7. module spi(input clk,
   8 v! p; g, S; ?  h
8.               input rst_n,
   
9.               input CS_N,
   
10.               input SCK,
    
11.               input MOSI,
    1 U) w/ ]5 N' E9 H
12.               input [7:0] txd_data,
    
13.               output reg MISO,
      @0 W" i6 V; u
14.               output reg [7:0] rxd_data,
    : l' u* o5 ?$ I1 r3 ~. g2 s
15.               output rxd_flag); 　　//recieve done,please transmit data
    7 ]& \5 S7 m& j7 g) }  U1 U9 d
16. 
    ( }. h! I) b- T) X: t% j; v
17. //-------------------------capture the sck-----------------------------
    4 G  r% h+ N. R6 Y3 B- U
18. reg sck_r0,sck_r1;
    , n6 C' {/ E; ^! B  a& h" R
19. wire sck_n,sck_p;
    
20. always@(posedge clk or negedge rst_n)
    $ ?$ d0 @; I* M: c( ]- y" V
21. begin
    ) W; S1 {# D/ e0 m+ E! D* g" g
22.     if(!rst_n)
    
23.         begin
    + L& B) R' s( h  n+ C
24.             sck_r0 <= 1'b1;   //sck of the idle state is high
    
25.             sck_r1 <= 1'b1;
    # l( z2 x: @- o; O1 Y4 l2 w" Z
26.         end
    7 B% _( c, U& p( O6 k, N1 H
27.     else
      }/ @' B' y* a- \) D* j8 X) s
28.         begin
    2 `% j* V2 Q7 @3 j5 w
29.             sck_r0 <= SCK;
    
30.             sck_r1 <= sck_r0;
    $ S, S5 A9 N6 k% C
31.         end
    
32. end
    # w$ W4 x3 s2 Q, M! k& e
33. 
    ' V5 B# N1 N$ n- R, q8 f+ C! @" Z
34. assign sck_n = (~sck_r0 & sck_r1)? 1'b1:1'b0;   //capture the sck negedge
    % x. |8 }" q; Z$ ~" S5 A/ T
35. assign sck_p = (~sck_r1 & sck_r0)? 1'b1:1'b0;   //capture the sck posedge
    
36. 
    , A# E( b7 I% }
37. //-----------------------spi_slaver read data-------------------------------
    
38. reg rxd_flag_r;
    
39. reg [2:0] rxd_state;
    2 I# T3 V% y5 U/ h$ Q
40. always@(posedge clk or negedge rst_n)
    . k7 `" n/ j. d; K5 A0 O9 {( i
41. begin
    % Q  q$ D; `* j+ i. }6 `  P1 V
42.     if(!rst_n)
    - p/ F* I2 n, W8 b( P
43.         begin
    
44.             rxd_data <= 1'b0;
    5 W& n. c* t: B+ {* I! Y( o% j
45.             rxd_flag_r <= 1'b0;
    
46.             rxd_state <= 1'b0;
    
47.         end
    1 e1 s" N! v8 }  v
48.     else if(sck_p && !CS_N)
    # T% ~; e" J( l4 a/ U
49.         begin
    / Y0 ]0 X; D, j! g! Z4 A6 K) x
50.             case(rxd_state)
    
51.                 3'd0:begin
    
52.                         rxd_data[7] <= MOSI;
    
53.                         rxd_flag_r <= 1'b0;   //reset rxd_flag
    
54.                         rxd_state <= 3'd1;
    
55.                       end
    ( J" \* u. R) ^$ C( I3 ]- e
56.                 3'd1:begin
    
57.                         rxd_data[6] <= MOSI;
    
58.                         rxd_state <= 3'd2;
    
59.                       end
    
60.                 3'd2:begin
    1 M! }7 q5 [! k
61.                         rxd_data[5] <= MOSI;
    
62.                         rxd_state <= 3'd3;
    
63.                       end
    8 i/ i7 D* u$ @9 a
64.                 3'd3:begin
    
65.                         rxd_data[4] <= MOSI;
    ! J% l$ V3 Q- k6 B! g5 F
66.                         rxd_state <= 3'd4;
    & h/ i( V! P6 f3 _# {/ ^+ V  [
67.                       end
    
68.                 3'd4:begin
    0 Y' h% x6 R9 n( I) f
69.                         rxd_data[3] <= MOSI;
    
70.                         rxd_state <= 3'd5;
    
71.                       end
    
72.                 3'd5:begin
    - m+ O" h& p" _4 n6 T9 r
73.                         rxd_data[2] <= MOSI;
    ' k8 U5 K) x( Z: T
74.                         rxd_state <= 3'd6;
    8 ^# y' A  s0 d
75.                       end
    
76.                 3'd6:begin
    , G' f# D$ w( Y/ \% c
77.                         rxd_data[1] <= MOSI;
    ' o, g/ q; e1 a7 k* H2 v+ `" F
78.                         rxd_state <= 3'd7;
    # l6 D2 T5 ~) l
79.                       end
    ; Y* D: ]" L4 C
80.                 3'd7:begin
    6 K% e" s1 ]! l6 s$ j
81.                         rxd_data[0] <= MOSI;
    
82.                         rxd_flag_r <= 1'b1;  //set rxd_flag
    
83.                         rxd_state <= 3'd0;
    7 \5 a, M. y* _7 d# R. k4 W
84.                       end
    $ z" V! V% f3 z+ M2 A
85.                 default: ;
    4 g- w. I: R0 H. Z$ ^) l9 r
86.             endcase
    
87.         end
    7 S5 `: c0 _2 b  y) @% n
88. end
    
89. 
    
90. 
    
91. //--------------------capture spi_flag posedge--------------------------------
    
92. reg rxd_flag_r0,rxd_flag_r1;
    * x. F8 V0 i. d2 V3 e4 E
93. always@(posedge clk or negedge rst_n)
    
94. begin
    ; ^2 R; d  l# C, h, i) O. O
95.     if(!rst_n)
    
96.         begin
    1 w- C* y0 Z! w' r' ~. T! ]# E
97.             rxd_flag_r0 <= 1'b0;
    
98.             rxd_flag_r1 <= 1'b0;
    $ ]) U' T( z& e, z
99.         end
    
100.     else
     : a/ _& J$ L% ^5 S; Q' r
101.         begin
     
102.             rxd_flag_r0 <= rxd_flag_r;
     ; j) M" M- g" \; V, _
103.             rxd_flag_r1 <= rxd_flag_r0;
     4 Q$ Z3 k' @( d. _/ E# t/ U, P
104.         end
     ' |( @% L1 ?4 _6 Z! a
105. end
     
106. 
     $ d* S# ?  y' Y7 y
107. assign rxd_flag = (~rxd_flag_r1 & rxd_flag_r0)? 1'b1:1'b0;
     
108. 
     9 h6 M7 L) ]. m( w
109. //---------------------spi_slaver send data---------------------------
     ) ~6 W$ z9 P5 A% I9 [
110. reg [2:0] txd_state;
       u( }- ?, `* v8 `4 ?
111. always@(posedge clk or negedge rst_n)
     , D$ x# n1 M( c: [. M
112. begin
     
113.     if(!rst_n)
     " @  V8 v/ j/ }& J
114.         begin
     
115.             txd_state <= 1'b0;
     - s' D9 g6 Z  C2 D, m7 W
116.         end
     , @- {% e3 E- k2 c9 b% g
117.     else if(sck_n && !CS_N)
     
118.         begin
     8 k4 X! w% F7 m: E4 V/ ~
119.             case(txd_state)
     - I) o/ @3 @" i
120.                 3'd0:begin
     2 A8 a' F; T% x& a/ c
121.                         MISO <= txd_data[7];
     
122.                         txd_state <= 3'd1;
     
123.                       end
     ! S7 ?$ m/ i9 L6 v0 \  M
124.                 3'd1:begin
     6 z* k8 n! n6 [' D. T& l1 B3 L
125.                         MISO <= txd_data[6];
     
126.                         txd_state <= 3'd2;
     
127.                       end
     ) L+ B' D" A9 }
128.                 3'd2:begin
     6 A# W5 l! d0 s6 _- h) T
129.                         MISO <= txd_data[5];
     
130.                         txd_state <= 3'd3;
     8 P3 F9 N. @$ {: n9 U0 E5 ^  ?
131.                       end
     
132.                 3'd3:begin
     : d+ O9 l% x3 h5 F
133.                         MISO <= txd_data[4];
     
134.                         txd_state <= 3'd4;
     1 _- O* Q( Q6 q8 a
135.                       end
     " M2 M- c# l$ W
136.                 3'd4:begin
     
137.                         MISO <= txd_data[3];
     
138.                         txd_state <= 3'd5;
     
139.                       end
     
140.                 3'd5:begin
     + h- N; V. Z+ w  Z
141.                         MISO <= txd_data[2];
     1 N- H# @2 t$ L: k
142.                         txd_state <= 3'd6;
     
143.                       end
     
144.                 3'd6:begin
     7 x2 ^, _! s. c' t
145.                         MISO <= txd_data[1];
     ( w$ I$ ^% l) |' K4 \
146.                         txd_state <= 3'd7;
     
147.                       end
     $ O0 x9 e9 \3 D, W7 S0 F8 F  e
148.                 3'd7:begin
     
149.                         MISO <= txd_data[0];
     
150.                         txd_state <= 3'd0;
     
151.                       end
     ! W. }* X7 N2 o9 }3 t
152.                 default: ;
     % W# A! T& A9 p) N) y1 J( Z* }5 M" x
153.             endcase
     
154.         end
     ' F  d$ W* y) s9 B) ?
155. end
     
156. 
     
157. endmodule

复制代码

' Z9 C  \. s) R* |: {8 d; Z4 ~9 S# E
/ P% o# h. ]1 Y8 T" z+ u) W' o" w) s

* A9 M3 @( ]' P4 O& {