一．SPI协议简要介绍

SPI，是英语Serial Peripheral Interface的缩写，顾名思义就是串行外围设备接口。SPI，是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，现在越来越多的芯片集成了这种通信协议。
" I- {! R, C6 f! u2 F$ Q3 l+ N  SPI总线是Motorola公司推出的三线同步接口，同步串行3线方式进行通信:一条时钟线SCK，一条数据输入线MOSI，一条数据输出线MISO;用于 CPU与各种外围器件进行全双工、同步串行通讯。SPI主要特点有:可以同时发出和接收串行数据;可以当作主机或从机工作;提供频率可编程时钟;发送结束中断标志;写冲突保护;总线竞争保护等。

SPI总线有四种工作方式(SP0, SP1, SP2, SP3)，其中使用的最为广泛的是SPI0和SPI3方式。SPI模块为了和外设进行数据交换，根据外设工作要求，其输出串行同步时钟极性和相位可以进行配置，时钟极性(CPOL)对传输协议没有重大的影响。如果CPOL=0，串行同步时钟的空闲状态为低电平；如果CPOL=1，串行同步时钟的空闲状态为高电平。时钟相位(CPHA)能够配置用于选择两种不同的传输协议之一进行数据传输。如果 CPHA=0，在串行同步时钟的第一个跳变沿(上升或下降)数据被采样；如果CPHA=1，在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。

SPI主模块和与之通信的外设时钟相位和极性应该一致。

以下是SPI时序图：

   主要讲解一下广泛使用的两种方式设置：

SPI0方式：CPOL=0，CPHA=0；SCK空闲状态为低电平，第一个跳变沿（上升沿）采样数据，无论对Master还是Slaver都是如此。

SPI3方式：CPOL=1，CPHA=1；SCK空闲状态为高电平，第二个跳变沿（上升沿采样数据，无论对Master还是Slaver都是如此。

其实对于SPI0和SPI1发送与接收数据，可以总结为一句话：上升沿采样数据，下降沿发送数据。全双工同时进行，当然，必须在CS拉低使能情况下。

. ~) c& L7 R5 C+ I

二．FPGA作为Slaver实现SPI3方式与STM32通信

1.STM32方面：用库函数配置SPI1，设置CPOL=1，CPHA=1.

2.FPGA方面：

（1）通过边沿检测技术得出SCK上升沿与下降沿标志,用于下面状态机中的数据采样及发送。

（2）根据时序图，采用2个状态机分别在SCK上升沿实现数据采样，下降沿实现数据发送。无论是采样还是发送，都是高位在前，从Bit[7]到Bit[0]，共8位数据。

（3）最后通过边沿检测技术得出数据采样完成标志，用于用户操作。

以下是SPI3的时序图：

三.Verilog代码部分

测试工程代码:实现了STM32每隔200ms发送流水灯数据给FPGA，使FPGA系统板上的4个LED灯实现流水操作；同时，FPGA每隔1s发送计数数据给STM32，并在STM32系统板上的LCD屏出来，即:显示0-9循环计数。

但下面的代码只是SPI作为从机的驱动部分，包括SPI发送数据与接收数据。

1. /***********************************************************************
   
2. 　　   ****************** name：SPI_Slaver_Driver **************
   
3. 　　          ********** author：made by zzuxzt **********
   
4. 　　   ****************** time：2014.4.29 **********************
   $ [1 H1 _% K/ }# x# H7 p
5. ***********************************************************************/
   6 N- Q& m& ?% Y
6. //use SPI 3 mode,CHOL = 1,CHAL = 1
   
7. module spi(input clk,
   6 i8 @  _7 a5 Q& T
8.               input rst_n,
   ; i5 D0 d: |( S& H% P
9.               input CS_N,
   
10.               input SCK,
    1 b" Q7 q6 m) k% C
11.               input MOSI,
    
12.               input [7:0] txd_data,
    
13.               output reg MISO,
    / {- R7 L1 `# ^3 K  S  x# a, ]. d
14.               output reg [7:0] rxd_data,
    
15.               output rxd_flag); 　　//recieve done,please transmit data
    
16. 
    
17. //-------------------------capture the sck-----------------------------
    0 S. U3 n4 X2 i% B
18. reg sck_r0,sck_r1;
    3 o- r- A7 R! T* J2 |
19. wire sck_n,sck_p;
    
20. always@(posedge clk or negedge rst_n)
    
21. begin
    
22.     if(!rst_n)
    
23.         begin
    3 d8 X3 X* A: @7 Y! R
24.             sck_r0 <= 1'b1;   //sck of the idle state is high
    $ K6 Z2 k1 b+ F8 C' P2 q1 ]5 F: L
25.             sck_r1 <= 1'b1;
    
26.         end
    
27.     else
    # d# W: C. `, I5 d
28.         begin
    
29.             sck_r0 <= SCK;
    ; D; h0 T8 N* {) o
30.             sck_r1 <= sck_r0;
    3 A! l& j# J7 f" Z! x) @( j% [0 F
31.         end
    
32. end
    4 U! o8 v+ J1 O) b
33. 
    / u( B# u% H- z- k1 X+ o6 w+ Q
34. assign sck_n = (~sck_r0 & sck_r1)? 1'b1:1'b0;   //capture the sck negedge
    
35. assign sck_p = (~sck_r1 & sck_r0)? 1'b1:1'b0;   //capture the sck posedge
    * W( Z! R% O) ^; h0 k* u
36. 
    ) d$ |: s+ }' h( B0 b! o( Q
37. //-----------------------spi_slaver read data-------------------------------
    0 f( b0 v9 A3 J  u$ D
38. reg rxd_flag_r;
    
39. reg [2:0] rxd_state;
    
40. always@(posedge clk or negedge rst_n)
    4 e1 u/ M8 ^" W' n* l
41. begin
    / x8 X* ^+ v' G4 I& i
42.     if(!rst_n)
    
43.         begin
    , B& R: d& O6 E6 @( {, n: D. O
44.             rxd_data <= 1'b0;
      T' Y; B4 Q$ X. I- f4 l5 e1 M' F9 O: Z6 Q
45.             rxd_flag_r <= 1'b0;
    
46.             rxd_state <= 1'b0;
    
47.         end
    
48.     else if(sck_p && !CS_N)
    , F$ N# g$ S& K( h# s. {  h; ]
49.         begin
    
50.             case(rxd_state)
    
51.                 3'd0:begin
    6 l5 t# W$ @& f
52.                         rxd_data[7] <= MOSI;
    
53.                         rxd_flag_r <= 1'b0;   //reset rxd_flag
    
54.                         rxd_state <= 3'd1;
    1 ?/ }) A: L0 B. g% z5 P
55.                       end
    
56.                 3'd1:begin
    / H' |. `: W6 C: ]' r/ A
57.                         rxd_data[6] <= MOSI;
    . c9 F9 j1 c# |, F' E
58.                         rxd_state <= 3'd2;
    ! ^! }8 L% a5 ]  J8 I/ B+ J
59.                       end
    0 X+ N! B4 i( E3 C, v5 Z
60.                 3'd2:begin
    ' d4 L. C2 W2 A, J1 c/ P3 y
61.                         rxd_data[5] <= MOSI;
    
62.                         rxd_state <= 3'd3;
    
63.                       end
    " L- G- s( O% }0 [1 P* B
64.                 3'd3:begin
    
65.                         rxd_data[4] <= MOSI;
      d+ T* T0 J+ b9 j
66.                         rxd_state <= 3'd4;
    . k. w1 y2 `: v5 w( l
67.                       end
    , K  ~! v) R. y, v: C  d
68.                 3'd4:begin
    5 h1 ^) _' L. Y+ u( ~
69.                         rxd_data[3] <= MOSI;
    + C+ j6 d0 y  O+ ~  ]
70.                         rxd_state <= 3'd5;
    
71.                       end
    ) `6 \% v- M8 r: z/ I; s: x
72.                 3'd5:begin
    
73.                         rxd_data[2] <= MOSI;
    
74.                         rxd_state <= 3'd6;
    
75.                       end
    
76.                 3'd6:begin
    8 K- d9 ]/ }! r& y& C
77.                         rxd_data[1] <= MOSI;
    
78.                         rxd_state <= 3'd7;
    
79.                       end
    : F, B# {# }( `. y
80.                 3'd7:begin
    
81.                         rxd_data[0] <= MOSI;
    ! R- i; x! y; g7 ^/ J" ^- l8 o
82.                         rxd_flag_r <= 1'b1;  //set rxd_flag
    9 L6 y1 `8 X' I1 a- ^
83.                         rxd_state <= 3'd0;
    ' G  @' Q7 R: `4 b; r( |5 j% ]
84.                       end
    * G5 m$ \6 }1 v2 i8 q
85.                 default: ;
    
86.             endcase
    7 u7 `! b# `: w! t$ ]$ g
87.         end
    , u4 k; A( Q. G6 ^6 D( l
88. end
    ; c% `; {" X8 {" T/ ?5 P- P
89. 
    
90. 
    - L" X# k* n. x2 _5 `- _5 b
91. //--------------------capture spi_flag posedge--------------------------------
    
92. reg rxd_flag_r0,rxd_flag_r1;
    
93. always@(posedge clk or negedge rst_n)
    - t& E/ i! J" o' b, n( P- N
94. begin
    8 b+ n/ \, k9 H
95.     if(!rst_n)
    + m* @. _+ p9 ^1 G! T
96.         begin
    
97.             rxd_flag_r0 <= 1'b0;
    
98.             rxd_flag_r1 <= 1'b0;
    
99.         end
    ' \# _4 p+ p7 s* c+ ]
100.     else
     - s* u( `, `* ?2 L# I( R# V+ Y
101.         begin
       V0 ?1 i: T7 Y) g) \4 Z3 n
102.             rxd_flag_r0 <= rxd_flag_r;
     1 n; ^5 B" Z) `! ^
103.             rxd_flag_r1 <= rxd_flag_r0;
     , r* M# \2 A! h4 h
104.         end
     
105. end
     
106. 
     8 X+ ~/ u& G" i6 k' \+ |( u
107. assign rxd_flag = (~rxd_flag_r1 & rxd_flag_r0)? 1'b1:1'b0;
     2 {* s/ D9 r$ L
108. 
     ; Z% R6 a: n$ ^' h- C$ _
109. //---------------------spi_slaver send data---------------------------
     
110. reg [2:0] txd_state;
     ( I* l2 ?+ ~7 e: S0 ?
111. always@(posedge clk or negedge rst_n)
     1 a# t1 \( z- ^; ]7 l" e1 K
112. begin
     
113.     if(!rst_n)
     7 I0 ^/ [6 T2 r/ q
114.         begin
     * Z4 F6 S9 ]/ O* H
115.             txd_state <= 1'b0;
     
116.         end
     
117.     else if(sck_n && !CS_N)
     
118.         begin
     , F9 B1 E( b) \
119.             case(txd_state)
     5 t2 h6 }7 @% i# q7 \7 @! X5 g
120.                 3'd0:begin
     ( b, V$ O( s6 k# r3 ^" m
121.                         MISO <= txd_data[7];
     . A% y$ U8 y. j7 d  V
122.                         txd_state <= 3'd1;
     
123.                       end
     
124.                 3'd1:begin
     
125.                         MISO <= txd_data[6];
     3 z4 R8 c. {, q
126.                         txd_state <= 3'd2;
     ' u- T4 `* f0 E" [
127.                       end
     
128.                 3'd2:begin
     
129.                         MISO <= txd_data[5];
     
130.                         txd_state <= 3'd3;
     3 ~* [) A& U& D- t2 _. u
131.                       end
     
132.                 3'd3:begin
     
133.                         MISO <= txd_data[4];
     7 p+ w4 l& F" [2 ^: I
134.                         txd_state <= 3'd4;
     3 X3 L0 ^4 W& d- G( w
135.                       end
       d& ]9 _* b* k
136.                 3'd4:begin
     
137.                         MISO <= txd_data[3];
     8 o* i! V6 y# H$ H) y7 n
138.                         txd_state <= 3'd5;
     4 [% P5 x2 o' C# k9 H0 a  V6 h
139.                       end
     
140.                 3'd5:begin
     
141.                         MISO <= txd_data[2];
     6 _9 v: @8 K( C+ n- c
142.                         txd_state <= 3'd6;
     3 ~+ H9 G2 k4 V
143.                       end
     
144.                 3'd6:begin
     
145.                         MISO <= txd_data[1];
     " K1 h2 Q, l. z6 f
146.                         txd_state <= 3'd7;
     
147.                       end
     8 N5 X( X- u! g5 z# o/ S8 B  g
148.                 3'd7:begin
     
149.                         MISO <= txd_data[0];
     
150.                         txd_state <= 3'd0;
     2 I& |! s! k  Z+ |) n( ]. C; A% h
151.                       end
     * o! b# h% U' K7 \4 [: c
152.                 default: ;
     
153.             endcase
     . Z2 t) j+ O2 k: A1 |
154.         end
     5 R3 n- j7 H5 N* z& b0 |) o
155. end
     & u, M  H" S/ Q% q% k: V
156. 
     4 k) d. @1 z7 P" V
157. endmodule

复制代码

$ s# R$ d0 H& ^+ a