大佬们好，有个问题请教大家： 在新版原理图设计中，我遇到了如下问题： 原来网口电路：MAC （ATSAMA5D35A）   + PHY（KSZ8041FTL）：RMII接口 现在网口电路：MAC （STM32H743BIT6） + PHY（KSZ8041FTL）：RMII接口 只是把原来的ATSAMA5D35A MCU芯片更换为STM32H743BIT6芯片，外围电路未更改，此时出现当MAC读PHY内部寄存器时，MDIO数据线上高电平拉不高，导致回读数据不对，后来接了1K上拉电阻就可以正确读数据了。（PHY芯片推荐的MDIO需要上拉4.7K，但是实际上拉了4.7K后，由低电平拉高到高电平时间很久，上升沿很长） 问题一： 同样是MAC RMII接口，同样的PHY芯片，为什么ATSAMA5D35A MDIO数据线不需要上拉，而STM32H743BIT6必须要上拉才行？ 问题二： 为什么PHY芯片推荐的MDIO需要上拉4.7K，但是实际上拉了4.7K后，由低电平拉高到高电平时间很久，上升沿很长？ 谢谢大佬们能帮忙解决！

只要是用的硬件I2C总线，或者用了OD门，那么就必须有上拉电阻，上拉电阻的大小决定上升沿的快慢。
上拉电阻越小，上升沿驱动能力越强，上升沿越陡。