STM32编程入门之 编译器KEIL MDK的数据类型及两个重要关键词
/ |5 K! S; Y! V
& y; G- B; e5 s* BNVIC优先级+软件中断(SWIER)+软件仿真+硬件仿真(JTAG)+中断延迟
- m. e, @* x5 s( W. s! B( W, \4 }3 _( O

这篇文章本人写一2011年，当时为了理解STM32的中断就做了个学习笔记，现在为了支持沐紫@沐紫
1 n5 z0 n2 [0 T) y# `) N/ U0 A哥豁出去了。把挖箱底都掏出来了啊，哥准备连发三篇，哈哈2篇已完成了。

$ n0 V, P% x5 X7 T0 x8 j# f" l

首先来说说两个概念,

1、NVIC的优先级概念
抢占式优先级 (pre-emption priority)：
高占先式优先级的中断事件会打断当前的主程序/中断程序运行— —抢断式优先响应，俗称中断嵌套。

' q+ [$ B9 ], B

2、副优先级(subpriority)：
% r) O6 D+ N4 p在占先式优先级相同的情况下，高副优先级的中断优先被响应；
; J5 `' y- Q  a3 Z  F: ?( u在占先式优先级相同的情况下，如果有低副优先级中断正在执行， 高副优先级的中断要等待已被响应的低副优先级中断执行结束后才 能得到响应——非抢断式响应(不能嵌套)。

总结:I: 关于抢占优先级,它总是与中断被嵌套相关连.比如说在A中断中嵌套了B中断.B能打断A中断,B中断就一定属于抢占优先级了.

  {& c2 M. Y* X8 X: S1 p

II: 关于副优先级,个人认为它与中断嵌套无关,它不能被嵌套.
/ s7 M& z$ k, b) _9 u2、判断中断是否会被响应的依据
3 `  y# B* K& P4 Z! d首先是占先式优先级，其次是副优先级；
& V9 _1 W: H- L, f8 ^: `占先式优先级决定是否会有中断嵌套；
5 b- u- O4 |& i) L& ^% J2 |Reset、NMI、Hard Fault 优先级为负(高于普通中断优先级)且不可调整。

接着简单了解一下中断优先级(NVIC.)

STM32嵌套向量中断控制器（NVIC）中断优先级理解

  j* i9 I) u+ v2 ~+ }. m# t4 n" t- ?

CM3内核寄存器

AIRCR——应用程序中断及复位控制寄存器地址（0XE000-ED0C）

. r) [! a& n4 ^# M' \

AIRCR是个32位寄存器，其中第8，9，10位为PRIGROUP 优先级分组设置位。见表1

# L* B% |# h5 T4 n) V

表1 AIRCR寄存器图

! v5 ~( _3 A( w

31

………… * }* e9 ]$ l, r7 [2 Z2 i

10

9

8 - f' a3 Q0 b. k0 D* X$ z

……… 1 K: C& ^# }0 G# T9 a: v

0

) K8 n$ {: s' R- L

1 k  Y  ^) m6 P5 K

表2为PRIGROUP[2:0] 即AIRCR 8,9,10位

: @* [9 w/ @4 P2 L3 t8 W. ]

PRIGROUP 5 K" n% ]. x/ D, t' f             [2:0] + q! @+ Z) E6 P' c+ z6 q! m9 y	Interrupt priority level value, PRI_N[7:4] 6 j" F& B5 n3 Q; H/ b- B             中断优先寄存器组PRI_N[7:4]位⑴ + F9 I& T, P; |			Number of
	Binary              point(1)              二进制点位	Group priority / C6 J8 a" V, O! k             Bits              抢占优先级对应位	Sub priority              Bits % q6 F) t8 Q+ Z             响应优先级对应位	Group 9 r1 ^# t9 d$ {7 C1 m3 I             Priorities . Y  |; e: K) `% g6 C; k6 Y$ a% w             抢占优先级	Sub              Priorities              响应优先级 - H- O! W( H/ C8 b5 q7 g
0b011	0bxxxx " J  I" a3 Q$ j; ]	[7:4] 0 g$ Y! M% d$ T- D5 D5 G	None & \' G5 M7 r2 P  Y, X; E	16 3 o9 ?' P9 J) z, p/ o) I0 J	None
0b100 & a# ~" |' K0 x# j6 A	0bxxx.y	[7:5] 1 y/ }: c* [/ @( D4 g/ \	[4]	8	2 . {) Z. Z$ _: _0 g+ E
0b101 ; y/ S7 u6 O/ P! I' {	0bxx.yy ; D; ^2 G  N' E% E5 q' K7 k7 A	[7:6]	[5:4] . n3 ]' e: d  w1 v. E2 [# u  {	4   h9 w2 V& S' U! i4 J& S	4
0b110 / |) |, k& f6 m3 M5 f; C1 j	0bx.yyy ; e3 J8 h& A/ F( E; y& {	[7]	[6:4] ) l& g* Z+ z5 \/ ~; W' `	2 9 I- l0 B. k. I* ?  c, g8 E- c	8
0b111	0b.yyyy 4 |; ]1 q! m: x' s! \& W) ^	None * ]" g: r# g) M	[7:4] ) a# @" ?# i( Y9 w' _	None	16

9 d9 O( g* {7 P

表2 T 优先级分组

表2注释⑴说明：

关于中断优先寄存器组PRI_N[7:4]位, PRI_N在CM3内核中为PRI_1~PRI_249.在STM32103XX中可屏蔽中断为60个.所以PRI_N为PRI_1~PR1_59.

1 t1 T) f/ Z6 V$ _! O0 \

而实际上在MDK里的STM32库文件把PRI_N定义为32位的寄存器组IPR[ 15].

, J9 Y, {/ j+ d- d8 h3 T

即IPR[ 0]~ IPR[ 14],每一维元素因为有32位.(每个中断8位配置优先级)所以每一

元素可以配置4个中断.比如说IPR[ 0]的位（31:23）配置中断A，（23：15）配

# ~2 g6 ^( A; y# D6 J& w

中断B，（15:7）配置中断C，（7：0）配置中断D。就是说每8位配置一个中断，那么其实这8位中，STM32只用了高4位来配置中断优先级别，低4位无效。

注意STM3210XX系列只用了4位来表示优先级别.所以STM3210XX系列最多优先中断级别为16级。

! W/ N: J5 d% |0 g( u

2^4=16级。

如果上面的一段话对初学者理解还有点迷糊的话，我们看一下下面的图就应该很清楚了。

. k! ~1 H/ j9 }9 i

结合STM32库文件表达：就是SCB->AIRCR配置--------》IP[0]。

7 I; {4 G2 s% U; t7 B( y

这里有一个歧义AIRCR配置--------》IPR[0]是对整个32位IPR[0]四个中断同时配置呢?还是可以对IPR[0]中的四个中断分别设置,个人觉得可以分别独立配置

表2真值表就是具体配置STM32中断级优先级别了。

  E" B) d$ u( v( `5 T, y+ q
5 W& p8 X) M) e% A5 @' X

参考1：表2来自ST官方资料，STM32F10xxx Cortex-M3编程手册-英文版.pdf第135页。

参考2：Cortex-M3 权威指南.PDF

过来支持一把楼主

回复第 2 楼 于2014-04-01 21:06:16发表:
过来支持一把楼主 
+ ]; c* q" `- Q. ]3 F0 j
/ t6 a# r+ L2 s8 {4 C) p0 C5 k谢谢沐版主

 支持一下。谢谢

xuexixuexi

受教qqqqqqqqqqqqqq

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谢谢分享,不错,真是太棒了！

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