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阻抗匹配和layout之间的关系 个人所见，奶奶的，理论是不错，算出来的误错在20%左右，致命啊，这东西还是要专业人士来弄拉。搞了一天的阻抗匹配。研究了半天，发现兴森快捷，SI8000和ALLEGRO自带还有网上所谓的微带线，带状线的公式，算出来的结果都不一样。郁闷就一个字。但由此也可以推出一下东西，写下来备忘下。以下为个人有感，不保证正确性。其实有PCB做阻抗的来解释下就好拉，真是奢望。。。 阻抗跟几个参数有关，可以看下我BLOG的其它文章。LAYOUT，一般人也就知道线宽，线距。而厂家根据弄好的线宽，线距，和板厚来计算匹配。这样，板厚总和受限，能调的也是介质常数拉。厂家在介质厚度和介质常数之间小范围计算。板层少的话，就很容易算。一旦超过8层，10层，计算难度就出来拉。我这块十层板，都算到要厂家来改线宽线距拉，真是汗。。。不知道是不是能力有限来忽悠我的。。。2 V7 c9 W1 A. j+ e 为此想学学怎么算，技术还是要掌握在自己手里好安心。: p7 f/ ~) R6 Y . t- B' z m) F8 f8 C G m8 R1 ~. { N/ p8 h4 p! G8 ~( k; j 阻抗匹配和LAYOUT的顺序，原理图先标明要匹配的网络和匹配电阻的值。注意点是防反射的电阻不一定是匹配电阻。一般源端口都是50欧。串个22欧的话，也就是传输线的特征阻抗是75欧左右吧。接着就是allegro里设置线宽，线距罗。TOOLS——Setup Advisor——NEXT——Edit Cross Section。在里面可以仿真一下匹配阻抗，反正不是很准的。数字电路板，推荐差分对4-5-4，单端5，时钟8，其它走5就行。线距越大越好，尽量都10以上。 阻抗主要类型及影响因素* X ]. ~8 }& a/ T$ V 阻抗（Zo）定义：对流经其中已知频率之交流电流所产生的总阻力称为阻抗（Zo）。对印刷电路板而言，是指在高频讯号之下，某一线路层(signal layer)对其最接近的相关层(reference plane)总合之阻抗。. ?$ o9 y! ]) L0 ^- g0 }- z+ m- W 2.1 阻抗类型：' N0 l/ }8 K3 B) _- i (1)特性阻抗 在计算机﹑无线通信等电子信息产品中, PCB的线路中的传输的能量, 是一种由电压与时间所构成的方形波信号（square wave signal, 称为脉冲pulse），它所遭遇的阻力则称为特性阻抗。 
(2)差动阻抗 驱动端输入极性相反的两个同样信号波形，分別由两根差动线传送,在接收端这两个差动信号相減。差动阻抗就是两线之間的阻抗Zdiff。 
(3)奇模阻抗 两线中一线對地的阻抗Zoo，两线阻抗值是一致。3 m. C9 |' L5 H1 @+ H- v/ n/ _) U2 M (4)偶模阻抗 驱动端输入极性相同的两个同样信号波形, 將两线连在一起时的阻抗Zcom。" v$ d- K0 L; \8 ? _& j: Y4 g (5)共模阻抗 两线中一线对地的阻抗Zoe，两线阻抗值是一致,通常比奇模阻抗大。 其中特性和差动为常见阻抗，共模与奇模等很少见。 $ g" ^/ i. \; a# h$ Q8 `# ~% ` 2.2 影响阻抗的因素：) S) C! e! ~8 J* z1 Q4 e% ?% n+ b 
. T& A8 i9 @2 J# H W-----线宽/线间 线寬增加阻抗变小，距离增大阻抗增大； H----绝缘厚度 厚度增加阻抗增大； T------铜厚 铜厚增加阻抗变小；/ G) y8 O3 S: J1 Z$ H. C4 N" `$ \ H1---绿油厚 厚度增加阻抗变小； Er-----介电常数 参考层 DK值增大, 阻抗減小；* E; K9 e* F p9 `$ z Undercut----W1-W undercut增加, 阻抗變大。 各因素对阻抗影响所占比例如图4。 
电路板示意图如下6 V9 C" x, u& V, j; @3 R 
下面熟悉下在叠层里面的一些基本概念,和厂家打交道经常会使用的1 b( G/ {: @7 x Oz 的概念$ a$ U. L7 b% t) K+ u" E" \ Oz 本来是重量单位Oz(盎司 )=28.3 g(克) ) J' A' T! P- S& K, d, A9 d+ O 在叠层里面是这么定义的,在一平方英尺的面积上铺一盎司的铜的厚度为1Oz,对应的单位如下 
介电常数(DK)的概念 电容器极板间有电介质存在时的电容量Cx 与同样形状和尺寸的真空电容量Co之比为介电常数：" L ?& g9 r* B+ O% ^9 l ε = Cx/Co = ε'-ε" Prepreg/Core 的概念6 t$ k% }% X2 ~' P6 U9 N pp 是种介质材料,由玻璃纤维和环氧树脂组成,core 其实也是pp 类型介质,只不过他两面都覆有铜箔,而pp 没有. 传输线特性阻抗的计算* y9 d- [( {# t7 D# N2 ` 0 U$ K. N, K" x% G f' v 首先,我们来看下传输线的基本类型,在计算阻抗的时候通常有如下类型: 微带线和带状线,对于他们的区分,最简单的理解是,微带线只有1 个参考地,而带状线有2个参考地,如下图所示 n5 \5 Y: t* r$ H% b 
对照上面常用的8 层主板,只有top 和bottom 走线层才是微带线类型,其他的走线层都是带状线类型# Y' w3 A6 d- j+ j$ M 在计算传输线特性阻抗的时候, 主板阻抗要求基本上是:单线阻抗要求55 或者60Ohm,差分线阻抗要求是70~110Ohm,厚度要求一般是1~2mm,根据板厚要求来分层得到各厚度高度. 在此假设板厚为1.6mm,也就是63mil 左右, 单端阻抗要求60Ohm,差分阻抗要求100Ohm,我们假设以如下的叠层来走线! K7 W; C4 {$ p$ H4 m+ i6 ?9 t 
先来计算微带线的特性阻抗,由于top 层和bottom 层对称,只需要计算top 层阻抗就好的,采用polar si6000,对应的计算图形如下: 
在计算的时候注意的是:# u& Y5 O4 e. \, \0 b 1,你所需要的是通过走线阻抗要求来计算出线宽W(目标) 2,各厂家的制程能力不一致,因此计算方法不一样,需要和厂家进行确认 3,表层采用coated microstrip 计算的原因是,厂家会有覆绿漆,因而没用surface microstrip 计算,但是也有厂家采用surface microstrip 来计算的,它是经过校准的% b2 r1 a' ?* I6 J) O. p/ N 4,w1 和w2 不一样的原因在于pcb 板制造过程中是从上到下而腐蚀,因此腐蚀出来有梯形的感觉(当然不完全是)2 W* X" F2 l7 t, @, A' Q% l' ^ 5,在此没计算出精确的60Ohm 阻抗,原因是实际制程的时候厂家会稍微改变参数,没必要那么精确,在1,2ohm 范围之内我是觉得没问题' g& I. _1 ^: y5 r 6,h/t 参数对应你可以参照叠层来看7 T3 R' ~2 b, h+ |( @; ? - S: Z7 I1 \8 N/ y' a9 k4 \. ` 再计算出L5 的特性阻抗如下图+ t- h0 n' X7 j2 n6 N+ Q 
记得当初有各版本对于stripline 还有symmetrical stripline 的计算图,实际上的差异从字面来理解就是symmetrical stripline 其实是offset stripline 的特例H1=H2 在计算差分阻抗的时候和上面计算类似,除所需要的通过走线阻抗要求来计算出线宽的目标除线宽还有线距,在此不列出- \9 Q- l" h# _# S% A6 u 0 y; ?: C& {; p: ^' |4 _) l 选用的图是 
, D( K7 y: O, a* v6 Q% @. E ! A; n5 a# l: s* c" _5 [2 a) t. v 在计算差分阻抗注意的是: \6 H9 g+ K: _8 t ( N9 n1 }: Z7 C: M6 p 1,在满足DDR2 clock 85Ohm~1394 110Ohm 差分阻抗的同时又满足其单端阻抗,因此我通常选择的是先满足差分阻抗(很多是电流模式取电压的)再考虑单端阻抗(通常板厂是不考虑的,实际做很多板子,问题确实不算大,看样子差分线还是走线同层同via 同间距要求一定要符合) + _6 ?: R2 x' Y. M; W' A! \+ x |
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虽然很少用到，但还是感谢分享