阻抗匹配和layout之间的关系

个人所见，奶奶的，理论是不错，算出来的误错在20%左右，致命啊，这东西还是要专业人士来弄拉。
% \* Y: ^6 |0 s- u% q! |3 s  R搞了一天的阻抗匹配。研究了半天，发现兴森快捷，SI8000和ALLEGRO自带还有网上所谓的微带线，带状线的公式，算出来的结果都不一样。郁闷就一个字。但由此也可以推出一下东西，写下来备忘下。以下为个人有感，不保证正确性。其实有PCB做阻抗的来解释下就好拉，真是奢望。。。
" R4 p$ V* C; |阻抗跟几个参数有关，可以看下我BLOG的其它文章。LAYOUT，一般人也就知道线宽，线距。而厂家根据弄好的线宽，线距，和板厚来计算匹配。这样，板厚总和受限，能调的也是介质常数拉。厂家在介质厚度和介质常数之间小范围计算。板层少的话，就很容易算。一旦超过8层，10层，计算难度就出来拉。我这块十层板，都算到要厂家来改线宽线距拉，真是汗。。。不知道是不是能力有限来忽悠我的。。。
为此想学学怎么算，技术还是要掌握在自己手里好安心。
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阻抗匹配和LAYOUT的顺序，原理图先标明要匹配的网络和匹配电阻的值。注意点是防反射的电阻不一定是匹配电阻。一般源端口都是50欧。串个22欧的话，也就是传输线的特征阻抗是75欧左右吧。接着就是allegro里设置线宽，线距罗。TOOLS——Setup Advisor——NEXT——Edit Cross Section。在里面可以仿真一下匹配阻抗，反正不是很准的。数字电路板，推荐差分对4-5-4，单端5，时钟8，其它走5就行。线距越大越好，尽量都10以上。
阻抗主要类型及影响因素
" U2 {! W% i7 f6 e8 i+ w　　阻抗（Zo）定义：对流经其中已知频率之交流电流所产生的总阻力称为阻抗（Zo）。对印刷电路板而言，是指在高频讯号之下，某一线路层(signal layer)对其最接近的相关层(reference plane)总合之阻抗。
$ M! w( O) D2 D/ C+ H　　2.1 阻抗类型：
9 U' }$ d( ]6 v: M2 \　　(1)特性阻抗　在计算机﹑无线通信等电子信息产品中, PCB的线路中的传输的能量, 是一种由电压与时间所构成的方形波信号（square wave signal, 称为脉冲pulse），它所遭遇的阻力则称为特性阻抗。


　　(2)差动阻抗　驱动端输入极性相反的两个同样信号波形，分別由两根差动线传送,在接收端这两个差动信号相減。差动阻抗就是两线之間的阻抗Zdiff。

( u" W. `$ {3 o       (3)奇模阻抗　两线中一线對地的阻抗Zoo，两线阻抗值是一致。
　　(4)偶模阻抗　驱动端输入极性相同的两个同样信号波形, 將两线连在一起时的阻抗Zcom。
2 @5 x1 E) C; x2 R$ [　　(5)共模阻抗　两线中一线对地的阻抗Zoe，两线阻抗值是一致,通常比奇模阻抗大。
　　其中特性和差动为常见阻抗，共模与奇模等很少见。

  ^9 _$ j/ e$ o& E$ K* p　　2.2 影响阻抗的因素：
, ]/ o0 V  l+ h1 O" H0 n, y: O7 W0 k: M
2 s/ q7 b, f( i( c9 ~
$ ~( l) p# R  I! l3 E
W-----线宽/线间　线寬增加阻抗变小，距离增大阻抗增大；
" @! w/ A& v6 e2 {! T% yH----绝缘厚度　厚度增加阻抗增大；
T------铜厚　铜厚增加阻抗变小；
6 }7 ]5 X% ^: jH1---绿油厚　厚度增加阻抗变小；
Er-----介电常数　参考层　DK值增大, 阻抗減小；
1 W: Q1 i* {; p. i: T( sUndercut----W1-W　undercut增加, 阻抗變大。
5 `+ f( V. B9 l
; S: g: D  _- [( o. h4 x! Y　　各因素对阻抗影响所占比例如图4。
$ }! y) ^" B5 ^! |/ l. D
电路板示意图如下
, x# {) r/ ]3 C, x: C
) s1 n1 p! N" ?0 U0 u$ _. {下面熟悉下在叠层里面的一些基本概念,和厂家打交道经常会使用的
' {+ g1 x' j: K- [# F! ~# |Oz 的概念
8 o. Y; @2 |. FOz 本来是重量单位Oz(盎司 )=28.3 g(克)
/ a6 b" B+ G! h, T7 x6 _5 z4 x
在叠层里面是这么定义的,在一平方英尺的面积上铺一盎司的铜的厚度为1Oz,对应的单位如下
& v* E5 G% j# H2 d4 I6 p
4 z1 W, e: b" q# E" X; ^介电常数(DK)的概念
电容器极板间有电介质存在时的电容量Cx 与同样形状和尺寸的真空电容量Co之比为介电常数：
$ h' \5 X0 a2 w* @; C7 e( u& Fε = Cx/Co = ε'-ε"
Prepreg/Core 的概念
pp 是种介质材料,由玻璃纤维和环氧树脂组成,core 其实也是pp 类型介质,只不过他两面都覆有铜箔,而pp 没有. 传输线特性阻抗的计算

首先,我们来看下传输线的基本类型,在计算阻抗的时候通常有如下类型: 微带线和带状线,对于他们的区分,最简单的理解是,微带线只有1 个参考地,而带状线有2个参考地,如下图所示



; V2 ^- U5 O) @- c  f& x  n) o/ s" }对照上面常用的8 层主板,只有top 和bottom 走线层才是微带线类型,其他的走线层都是带状线类型
7 J) B: J% }0 U4 S在计算传输线特性阻抗的时候, 主板阻抗要求基本上是:单线阻抗要求55 或者60Ohm,差分线阻抗要求是70~110Ohm,厚度要求一般是1~2mm,根据板厚要求来分层得到各厚度高度.

在此假设板厚为1.6mm,也就是63mil 左右, 单端阻抗要求60Ohm,差分阻抗要求100Ohm,我们假设以如下的叠层来走线

5 \3 k5 J: `/ B# l" c9 f先来计算微带线的特性阻抗,由于top 层和bottom 层对称,只需要计算top 层阻抗就好的,采用polar si6000,对应的计算图形如下:

% Y' j' c. @1 O在计算的时候注意的是:
1,你所需要的是通过走线阻抗要求来计算出线宽W(目标)
, _3 X* D5 X2 E' J2,各厂家的制程能力不一致,因此计算方法不一样,需要和厂家进行确认
3,表层采用coated microstrip 计算的原因是,厂家会有覆绿漆,因而没用surface microstrip 计算,但是也有厂家采用surface microstrip 来计算的,它是经过校准的
, f# I& [( ?% D, \- @) A2 ?' r( z4,w1 和w2 不一样的原因在于pcb 板制造过程中是从上到下而腐蚀,因此腐蚀出来有梯形的感觉(当然不完全是)
5,在此没计算出精确的60Ohm 阻抗,原因是实际制程的时候厂家会稍微改变参数,没必要那么精确,在1,2ohm 范围之内我是觉得没问题
. L4 B* ~' k8 p$ M- `) f6,h/t 参数对应你可以参照叠层来看

再计算出L5 的特性阻抗如下图
5 T' E1 t% r( d& |3 Z
+ H) ~0 F  P$ K6 X/ O4 P) b记得当初有各版本对于stripline 还有symmetrical stripline 的计算图,实际上的差异从字面来理解就是symmetrical stripline 其实是offset stripline 的特例H1=H2
在计算差分阻抗的时候和上面计算类似,除所需要的通过走线阻抗要求来计算出线宽的目标除线宽还有线距,在此不列出
  a% n6 O5 w" Q% K9 `- c% M0 s
% u! _0 K  C% m& i, l选用的图是


$ `& o0 W7 T# j' }

在计算差分阻抗注意的是:
, E7 D' n8 ?  }; _2 F
' {' C. i) H) s% v, A0 O+ H1,在满足DDR2 clock 85Ohm~1394 110Ohm 差分阻抗的同时又满足其单端阻抗,因此我通常选择的是先满足差分阻抗(很多是电流模式取电压的)再考虑单端阻抗(通常板厂是不考虑的,实际做很多板子,问题确实不算大,看样子差分线还是走线同层同via 同间距要求一定要符合)
% x/ T' n, f% Y& B: x
4 N! A& I% \4 b$ P
& X& a2 d0 R7 R8 J+ A

学习了，谢谢楼主分享

多谢分享，学习了。。。

感谢楼主分享啦

谢谢分享！

虽然很少用到，但还是感谢分享

$ d1 b. U* x4 J& H' {虽然很少用到，但还是感谢分享

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