STM32外部中断使用注意事项

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lastimy 发布时间：2017-9-30 10:46

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stm32尽管所有的gpio都可以设置为外部中断的功能，但是不能把所有的gpio同时设置为外部中断。例如不能把PA0和PB0同时设置为外部中断，因为PA0和PB0共用一个中断线，MCU只把最后完成初始化的管脚设置为外部中断。

如果代码编写者明确知道PA0和PB0不会同时触发，并且触发有相互依赖关系，可以通过分时设置PA0和PB0的外部中断功能。但是在大多数情况下，外部中断的触发都是随机的，那么在设计原理图的时候就要考虑到这种情况，把用到的外部中断管脚设置到后缀不同的管脚上，如PA0,PA1,PB3,PC8,....PD12,PF16，在一个工程中最多能使用16个外部中断，并且每个管脚的后缀不同。

如果设计电路板没有考虑到这种情况，则需要根据实际情况把触发频繁的设置为外部中断，不频繁的通过检测管脚电平变化来判断是否有触发。

检测管脚电平变化的一种方法：
设计一个周期1ms的定时器，在定时器中断服务函数中通过判断管脚电平，来捕获上升沿和下降沿。

<span style="background-color: white;">//捕获下降沿, Y9 y& I( N- X% T4 G1 p' G' W
void timer_isr(void)//定时器1ms的中断服务子函数! d! Z- u8 I) T$ X6 G, M
{$ s' X9 Y; ~# Z/ |4 K* b4 |6 ?
if(READ_PIN)0 y2 m7 i& v, c, ?
{
4 k1 o- ?" X& M J
state = waitting_falling_edge；
7 v1 r2 C, Z# a0 d
}
! n' I( H6 I# |9 M M6 I
else' Q$ t8 i+ n$ o" g" s
{& Y- u# e9 H6 y- N$ u- _
if(state == waitting_falling_edge)
0 n7 d( Z+ e W! d
{
+ z* ~0 ~6 I7 x6 [( r& W- d$ J7 z
falling_trigger = 1;//捕获下降沿% l8 Z# W( ?/ Z# w& d. i' v3 ~
state = falling_edge_detected;
H7 { E# i3 F; ] [5 F+ [
}" q% b- H! b/ T
}
5 ]. \4 Y3 k2 Z( g
}
/ V* i8 i# A) @# }' [4 ~* l
//捕获上升沿
4 {- b/ C* ?8 O8 x9 e) n5 v! M0 C
void timer_isr(void)//定时器1ms的中断服务子函数
, y ?- F# a$ W8 z* `8 t; p$ T
{0 M* W( ^' X- i$ O1 g4 d
if(！READ_PIN)+ i; I/ v8 P5 R
{1 ~, Y! F$ W! Y+ k
state = waitting_rising_edge；6 Z4 A; U5 w$ @1 U5 o0 q/ C2 X
}
0 O8 s6 q) f/ w9 r
else- i: J6 D! `3 v) v
{* R- o, Q( M$ t5 Y4 c
if(state == waitting_rising_edge)& B# }+ _4 m3 t- G
{: j# |' @2 z I4 W8 [, }
rising_trigger = 1;//捕获上升沿! ?- z$ \" h p8 S. |' w
state = rising_edge_detected;8 }6 J3 ^+ I7 }' a
}
3 K, |+ X! u6 _/ `" F
}
7 s R/ {: D% w# D
}
9 {+ n8 K$ }& S$ S2 p3 I6 k
$ @: {+ |6 y# i3 K% D
类比FPGA的捕获上升沿、下降沿代码（verilog语言）
$ \/ ]. _ ]4 J! a( F* h4 G1 E" v
//捕捉上升沿8 }8 g4 e. @ G- O; r
module capture_rising(iclock, ireset, isignal, orising);+ q. N7 b f* u2 a
input iclock;
$ o. n: ^" i6 ?# L; W8 @, {, @
input ireset;
1 w2 S3 ]% i5 {1 U0 X& s9 A2 q
input isignal;
0 L: Z* ]/ L8 z' M7 v
output orising;' C3 ?* `7 e3 j* A+ ~0 f: Z) ?: l1 W
reg isignal_temp0;
5 a- @% a- P) X& f8 z* ~
reg isignal_temp1;+ s% y+ o/ T8 T/ Q) |" U1 A
always @(posedge iclock or negedge ireset)* ?3 a* _, B& s3 y& g. ~8 h8 u+ J5 k& F
begin
) B0 B4 `, }2 e8 T; T
if(!ireset)
+ h* Z7 D% Y: q
begin
: A, t. U4 L4 c6 Y9 Y
isignal_temp0 <= 1'b0;
. |) i+ ~" `" Z# e+ R& ?
isignal_temp1 <= 1'b0;
. C* }$ J' u6 \) q) s/ y
end
; o) f; X; E' X
else0 X5 n" ]* c2 C2 Q r5 O
begin, x. R* s) t; t. v% V& S
isignal_temp0 <= isignal;
6 U* w0 I' s: q8 N5 y4 n, P
isignal_temp1 <= isignal_temp0;
" l; H% s7 ?- Z! c. b
end1 i1 X8 u8 F0 I `* z8 a( _
end
4 G+ o! m8 H4 \1 G: q
, o4 L8 o/ [3 i. _5 D) @' e
assign orising = ~isignal_temp1 & isignal_temp0;0 J4 c5 Q; s+ p! {7 z, q
endmodule8 y5 t' V3 \4 a; m3 Q
0 [# \( W) n% Z
//捕捉下降沿
) C0 [) C$ O, P1 }/ U
module capture_falling(iclock, ireset, isignal, ofalling);
8 w( |2 y7 B& V
input iclock;
, B, K* G0 C0 S: R2 _! m
input ireset;
# \) X. C# z8 H" @% K$ a
input isignal;
6 X8 V# b$ K/ S: m1 `6 ?
output ofalling;9 x5 b/ L1 V7 n. j- X5 J( P
reg isignal_temp0;
: I; M. z i9 y! n9 i1 r# @ w- F
reg isignal_temp1;
6 y/ C# Q* S) g+ U8 i: B0 S
always @(posedge iclock or negedge ireset)
3 M5 p& j- Z" [5 R
begin; S ^8 D8 G6 u! t8 A. u) G7 X) N: F- I
if(!ireset)2 R0 |% L, X* \. Y1 J- Y) M R
begin4 `- I8 h. ? D0 e: Z
isignal_temp0 <= 1'b0;
- `, ^+ x3 k9 e0 D3 b* B% ]
isignal_temp1 <= 1'b0;
6 U I7 h2 s S4 G
end1 q- k* {6 [! J6 j' T! e: c7 `
else* Y) j4 X6 D( ^' i7 h5 B
begin
. T J0 u$ f& A+ K7 U% @
isignal_temp0 <= isignal;. w9 I4 }9 {8 n% F. O0 S, c
isignal_temp1 <= isignal_temp0;" E; c; \8 T4 k; K, P
end/ k4 r- f7 B5 s3 a
end w# t6 h2 n, l; y/ h
! m1 a" j! R6 a) s7 G+ Z/ C
assign ofalling = isignal_temp1 & ~isignal_temp0;1 J; ]/ s+ J6 b& y" y) t8 d
endmodule</span>