为什么要阻抗匹配?
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在高速数字电路系统中，电路数据传输线上阻抗如果不匹配会引起数据信号反射，造成过冲、下冲和振铃等信号畸变，当然信号沿传输线传播过程当中，如果传输线上各处具有一致的信号传播速度，并且单位长度上的电容也一样，那么信号在传播过程中总是看到完全一致的瞬间阻抗。由于在整个传输线上阻抗维持恒定不变，我们给出一个特定的名称，来表示特定的传输线的这种特征或者是特性，称之为该传输线的特征阻抗。
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7 g. Z! H, s- N4 D" _特征阻抗是指信号沿传输线传播时，信号感受的瞬间阻抗的值。特征阻抗主要参数与PCB导线所在的板层、PCB所用的材质(介电常数)、走线宽度、导线与平面的距离等因素有关，与走线长度无关。特征阻抗可以使用软件计算。高速PCB布线中，一般把数字信号的走线阻抗设计为50欧姆，这是个大约的数字。一般规定同轴电缆基带50欧姆，频带75欧姆，对绞线(差分)为100欧姆。


而减小反射的方法是根据传输线的特性阻抗在其发送端串联端接使源阻抗与传输线阻抗匹配或者在接收端并联端接使负载阻抗与传输线阻抗匹配，从而使源反射系数或者负载反射系数为零。常用的端接方式为：串联端接、简单的并联端接、戴维宁端接、RC网络端接等。
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! }* P8 S. y; Q! Q/ I' _下面我们将分别对这几种端接方式进行分析
1、串联端接
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串联端接

1 `, B8 P3 @/ c3 J$ B, v在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻R，使源端的输出阻抗与传输线的特征阻抗相匹配，抑制从负载端反射回来的信号发生再次反射。

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匹配电阻选择原则：匹配电阻值与驱动器的输出阻抗之和等于传输线的特征阻抗。常见的CMOS和TTL驱动器，其输出阻抗会随信号的电平大小变化而变化。因此，对TTL或CMOS电路来说，不可能有十分正确的匹配电阻，只能折中考虑。链状拓扑结构的信号网路不适合使用串联终端匹配，所有的负载必须接到传输线的末端。
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串联匹配是最常用的终端匹配方法。它的优点是功耗小，不会给驱动器带来额外的直流负载，也不会在信号和地之间引入额外的阻抗，而且只需要一个电阻元件。
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: J1 S6 r( e# _$ O  s- [* ~5 ~8 _常见应用：一般的CMOS、TTL电路的阻抗匹配。USB信号也采样这种方法做阻抗匹配。


2、简单的并联端接

并联端接

  _+ J1 p, D& R! J8 p" @0 `. w8 ~在信号源端阻抗很小的情况下，通过增加并联电阻使负载端输入阻抗与传输线的特征阻抗相匹配，达到消除负载端反射的目的。实现形式分为单电阻和双电阻两种形式。

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- p# N9 ^. j9 {7 w0 Y% d2 C匹配电阻选择原则：在芯片的输入阻抗很高的情况下，对单电阻形式来说，负载端的并联电阻值必须与传输线的特征阻抗相近或相等;对双电阻形式来说，每个并联电阻值为传输线特征阻抗的两倍。
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并联终端匹配优点是简单易行，显而易见的缺点是会带来直流功耗：单电阻方式的直流功耗与信号的占空比紧密相关;双电阻方式则无论信号是高电平还是低电平都有直流功耗，但电流比单电阻方式少一半。
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常见应用：以高速信号应用较多。
* W' T  [  i7 G- C4 ?(1)DDR、DDR2等SSTL驱动器。采用单电阻形式，并联到VTT(一般为IOVDD的一半)。其中DDR2数据信号的并联匹配电阻是内置在芯片中的。
(2)TMDS等高速串行数据接口。采用单电阻形式，在接收设备端并联到IOVDD，单端阻抗为50欧姆(差分对间为100欧姆)。
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* ]- M8 Y! M: P* H! k8 [0 `未完待续~下一期：阻抗匹配是为何？有哪几种方法？（下）