布线(Layout)是pcb设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout得以实现并验证，由此可见，布线在高速pcb设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。

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主要从直角走线，差分走线，蛇形线等三个方面来阐述。

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直角走线
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0 l, [/ h+ _9 c& }; T* H直角走线一般是pcb布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。

1 Y5 P& n' U5 f直角走线的对信号的影响就是主要体现在三个方面：拐角可以等效为传输线上的容性负载，减缓上升时间;阻抗不连续会造成信号的反射;直角尖端产生的EMI。

传输线的直角带来的寄生电容可以由下面这个经验公式来计算：

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C=61W(Er)1/2/Z0
5 c% B% o2 F  F8 d1 D7 ]在上式中，C就是指拐角的等效电容(单位：pF)，W指走线的宽度(单位：inch)，εr指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线(εr为4.3)来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量：

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T10-90%=2.2CZ0/2=2.20.010150/2=0.556ps

! j, V  @2 X+ E7 B$ @; a7 C通过计算可以看出，直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，根据经验公式计算反射系数：

ρ=(Zs-Z0)/(Zs+Z0)
8 f9 X: k! @) g1 v0 n8 v7 W一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到正常的阻抗，整个发生阻抗变化的时间极短，往往在10ps之内，这样快而且微小的变化对一般的信号传输来说几乎是可以忽略的。

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差分走线

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9 m. L* e3 N9 I0 @/ w& P$ E$ r差分信号在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在pcb设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。


; v. ?5 U8 T4 j5 q0 ?何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态"0"还是"1"。而承载差分信号的那一对走线就称为差分走线。
5 X* C+ {; {- ?差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面：
a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消；
b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少；
c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS就是指这种小振幅差分信号技术。
# F" v! e3 }2 W  C( F9 W) B对于pcb工程师来说，最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求，那就是"等长、等距"。等长是为了保证两个差分信号时刻保持相反极性，减少共模分量;等距则主要是为了保证两者差分阻抗一致，减少反射。"尽量靠近原则"有时候也是差分走线的要求之一。但所有这些规则都不是用来生搬硬套的，不少工程师似乎还不了解高速差分信号传输的本质。


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1 F' C' Q: |+ j* L. Q8 i蛇形线
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蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。设计者首先要有这样的认识：蛇形线会破坏信号质量，改变传输延时，布线时要尽量避免使用。但实际设计中，为了保证信号有足够的保持时间，或者减小同组信号之间的时间偏移，往往不得不故意进行绕线。
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/ i6 S; V/ |( M6 c! a: ^那么，蛇形线对信号传输有什么影响呢？走线时要注意些什么呢？其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S)，如图1-8-21所示。很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考第三章对共模和差模串扰的分析。
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下面给Layout工程师处理蛇形线的几点建议：
6 ^: z. [- ~' G' ~5 u, j% z1.尽量增加平行线段的距离(S)，至少大于3H，H指信号走线到参考平面的距离。通俗的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。
' t1 S6 C2 I7 N0 C; z9 r2.减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。
3.带状线(Strip-Line)或者埋式微带线(EmbeddedMicro-strip)的蛇形线引起的信号传输延时小于微带走线(Micro-strip)。理论上，带状线不会因为差模串扰影响传输速率。
2 x! M! q- `6 K' c/ \0 k4.高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。
, d8 V# n0 `: q% I& H5.可以经常采用任意角度的蛇形走线，如图中的C结构，能有效的减少相互间的耦合。
6.高速pcb设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。
" ]' z8 _. i0 s3 W$ \  E2 f7.有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。

谢谢分享

还是有点深奥。