前言

. L: n$ H6 b$ N' z本参考手册面向应用开发人员， 提供有关使用 STM32F413/423 微控制器存储器与外设的完整信息。
' w2 H8 w  i& CSTM32F413/423 构成一个微控制器系列，各产品具有不同的存储器大小、封装和外设。
有关订购信息以及器件的机械与电气特性，请参见数据手册。
有关 Arm® 带 FPU 的 Cortex®-M4 内核的信息，请参见Cortex®-M4 技术参考手册。
7 z& q8 g) T/ e+ W
" b5 S# U. s. z. H7 T, U
- N3 ]4 ]+ @, T3 J' l; p4 q相关文档
7 u; k$ Z) s) Y意法半导体网站提供以下文档：
- STM32F413/423xG/xH 数据手册
6 T! X7 D- o% J6 |$ l- STM32F3 和 STM32F4 系列带 FPU 的 Cortex®-M4 编程手册 (PM0214)，提供关于 Arm带 FPU 的 Cortex®-M4 的信息。
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1 文档约定
4 j2 G; A0 ~$ {
* a& r3 C3 X, C% x/ j1.1 一般信息   STM32F413/423 器件具有 Arm®(a) Cortex®-M4 with FPU 内核

" b3 N) s; ~. _1.2 寄存器相关缩写词列表 寄存器说明中使用以下缩写词

# `! }2 @; z+ w


: G7 u0 C) F: B8 @  X6 G3 m9 p2 系统和存储器概述

3 {# r  l6 X( d' T1 |" _( f& s2.1 系统架构
STM32F413/423 的主系统由 32 位多层 AHB 总线矩阵构成，可实现以下部分的互连：
六条主控总线：
– 带 FPU 的 Cortex®-M4内核 I 总线、D 总线和 S 总线
– DMA1 存储器总线
3 C& Q4 O# z+ p* E: T7 k– DMA2 存储器总线
. f3 a/ |; @9 V& x7 V: p9 A! e– DMA2 外设总线
4 V* t$ V. |6 [9 c七条被控总线：
! k$ F5 W* f; N: F6 f+ E7 ?– 内部 Flash ICode 总线
- j: b. ^& Z; M( c% A; M– 内部 Flash DCode 总线
6 O" {% ^2 B' i6 m3 ^0 {– 主内部 SRAM1 (256 KB)
– 辅助内部 SRAM2 (64 KB)
: `  n9 q" g# i2 b- Z$ w– AHB1 外设（包括 AHB-APB 总线桥和 APB 外设）
4 Y* O9 ~9 E% u8 t– AHB2 外设
. L% T9 Z" P2 }) i2 M– FSMC/QuadSPI
1 q- ]. l! _+ `" |3 R, d5 b: w; c9 @" J借助总线矩阵，可以实现主控总线到被控总线的访问，这样即使在多个高速外设同时运行期
间，系统也可以实现并发访问和高效运行。此架构如图 1 所示。

4 K& A7 I4 n! Q; S/ E

) k, p+ a1 V! A& Q: @8 M, A5 k
1 `% c+ j( m8 o& o/ I5 f% T
) _- q3 [( P: _. b+ Q" x+ `2.1.1 I 总线
1 W# \, e$ k8 m6 @( ]此总线用于将带 FPU 的 Cortex®-M4 内核的指令总线连接到总线矩阵。内核通过此总线获取
指令。此总线访问的对象是包含代码的存储器（内部 Flash/SRAM1/SRAM2）。
, t2 d, }4 P# [' {1 ]
& d- X! b: a- Z" \5 D5 l2.1.2 D 总线
8 _  E8 V! W9 Q" I( D此总线用于将带 FPU 的 Cortex®-M4 的数据总线连接到总线矩阵。内核通过此总线进行立
) N0 R! ^' A( P/ D" N; K即数加载和调试访问。此总线访问的对象是包含代码或数据的存储器（内部 Flash/SRAM1/
SRAM2）。

2.1.3 S 总线
& x9 @$ m- W5 i. `" `# v# G此总线用于将带 FPU 的 Cortex®-M4 内核的系统总线连接到总线矩阵。此总线用于访问位
于外设、SRAM1 或 SRAM2 中的数据。也可通过此总线获取指令（效率低于 ICode）。此
3 @2 I4 |: Y4 N) _/ s: ]4 n# w总线访问的对象是内部 SRAM1/SRAM2、包括 APB 外设在内的 AHB1 外设、AHB2 外设和
外部存储器（通过外设接口 FSMC 和 QUADSPI）。

2.1.4 DMA 存储器总线
& N" y7 Z! H, p此总线用于将 DMA 存储器总线主接口连接到总线矩阵。DMA 通过此总线来执行存储器数据
0 \$ u# f0 Z6 M9 M2 P, P' Y5 y' ?  x的传入和传出。此总线访问的对象是数据存储器：内部 Flash、内部 SRAM1/SRAM2 以及
% J7 B& }: h" {2 {S4 中包括 APB 外设在内的 AHB1/AHB2 外设。

$ A3 A0 _+ i: C) p2.1.5 DMA 外设总线
) v: v$ h. {$ k6 j1 ~/ C此总线用于将 DMA 外设主总线接口连接到总线矩阵。DMA 通过此总线访问 AHB 外设或执
行存储器间的数据传输。此总线的访问对象是 AHB 和 APB 外设以及数据存储器：Flash 和
内部 SRAM1/SRAM2。

( q# T, S4 Y' X( n3 R2 p2.1.6 总线矩阵
  n/ E% Z, z* A' D, z3 H4 O; [% i总线矩阵用于主控总线之间的访问仲裁管理。仲裁采用循环调度算法。
  `" t. a7 w% m  N0 {  |6 A

8 R) i) A. a3 J/ {2 N2.1.7 AHB/APB 总线桥 (APB)
借助两个 AHB/APB 总线桥 APB1 和 APB2，可在 AHB 总线与两个 APB 总线之间实现完全同步的连接，从而灵活选择外设频率。
有关 APB1 和 APB2 最大频率的详细信息，请参见器件数据手册；有关 AHB 和 APB 外设地址映射的信息，请参见表 1。
每次芯片复位后，所有外设时钟都被关闭（SRAM 和 Flash 接口除外）。使用外设前，必须在 RCC_AHBxENR 或 RCC_APBxENR 寄存器中使能其时钟。
注： 对 APB 寄存器执行 16 位或 8 位访问时，该访问将转换为 32 位访问：总线桥将 16 位或 8 位数据复制后提供给 32 位向量。


: A0 j6 n* S4 b( E* N

7 d0 |+ o1 ^: {, |% ^, }/ x) i2.2 存储器组织结构

2.2.1 简介
  d8 Y8 w, j; I4 X" p' F程序存储器、数据存储器、寄存器和 I/O 端口排列在同一个线性（即地址连续）的 4 GB 地址空间内。
各字节按小端格式在存储器中编码。一个存储字单元中编号最低的字节被视为该字的最低有效字节，而编号最高的字节被视为最高有效字节。
可寻址的存储空间分为 8 个主要块，每个块为 512 MB。
可访问的地址空间取决于主控总线，有关详细信息，请参见第 2 部分：存储器和总线架构。
- A. l$ G: v8 y" g0 w  U5 L

2.2.2 存储器映射和寄存器边界地址
! ~6 ?( T6 p( e4 _
% f3 @  ]2 c$ y* ]/ `$ X6 I7 A0 E
未分配给片上存储器和外设的所有存储器映射区域均视为“保留区”。有关可用存储器和寄存器区域的详细映射，请参见下表。下表给出了器件中可用外设的边界地址。


" P# E) y, Q) F: D
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2.3 嵌入式 SRAM

- Z. |5 u" V* {STM32F413/423 器件具有 320 KB 的系统 SRAM。
嵌入式 SRAM 可按字节、半字（16 位）或全字（32 位）访问。读写操作以 CPU 速度执行，且等待周期为 0。
嵌入式 SRAM 可分为两个块：
- 映射到地址 0x2000 0000 的 SRAM1，可供所有 AHB 主控总线访问。
, W: t9 x, V7 @& S" g- 映射到地址 0x2004 0000 的 SRAM2，可供所有 AHB 主控总线访问。
2 s( T" `$ N) w  _7 ]3 G* v1 |7 I3 s如果选择从 SRAM1 自举或选择物理重映射（请参见第 8.2.1 节：SYSCFG 存储器重映射寄存器 (SYSCFG_MEMRMP)），则 CPU 可通过系统总线或 I-Code/D-Code 总线访问嵌入式SRAM1。
为了保证程序在 SRAM1 执行时实现最佳性能，应选择物理重映射（通过自举管脚及软件配置来选择）。


...


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