前言

. C8 l. n5 |. U$ k本参考手册面向应用开发人员， 提供有关使用 STM32F413/423 微控制器存储器与外设的完整信息。
1 o# g" C! x5 {; y& JSTM32F413/423 构成一个微控制器系列，各产品具有不同的存储器大小、封装和外设。
' b1 r# v6 i1 e0 \有关订购信息以及器件的机械与电气特性，请参见数据手册。
有关 Arm® 带 FPU 的 Cortex®-M4 内核的信息，请参见Cortex®-M4 技术参考手册。


相关文档
意法半导体网站提供以下文档：
- STM32F413/423xG/xH 数据手册
) m8 n7 T3 C) f- STM32F3 和 STM32F4 系列带 FPU 的 Cortex®-M4 编程手册 (PM0214)，提供关于 Arm带 FPU 的 Cortex®-M4 的信息。


1 B1 Z) i, f$ W$ S# ^9 e; N
) P0 e3 K& i, C8 c
3 k* ?0 `9 h. b: d! d4 W7 h1 文档约定
( o. E8 w) x/ Y' J
# E9 X, y' L3 v6 e3 O; x1.1 一般信息   STM32F413/423 器件具有 Arm®(a) Cortex®-M4 with FPU 内核
$ I/ \0 P! J! }) Y, V; a
1.2 寄存器相关缩写词列表 寄存器说明中使用以下缩写词


& |. S7 r8 R& Q; K3 S9 Z6 I' n7 H) |; z
9 K! j8 o5 c% b5 ]& o! D' W5 F
- y6 `$ F0 w3 s0 ?, ?5 b2 系统和存储器概述

2.1 系统架构
( ?. `; Y9 K: }% F7 qSTM32F413/423 的主系统由 32 位多层 AHB 总线矩阵构成，可实现以下部分的互连：
六条主控总线：
4 ^5 @9 I! y4 A) j. v– 带 FPU 的 Cortex®-M4内核 I 总线、D 总线和 S 总线
– DMA1 存储器总线
– DMA2 存储器总线
– DMA2 外设总线
/ H+ R/ z& B! @1 s4 [* i七条被控总线：
– 内部 Flash ICode 总线
. _1 Y1 D* F6 t! e) l! C$ J" m– 内部 Flash DCode 总线
– 主内部 SRAM1 (256 KB)
– 辅助内部 SRAM2 (64 KB)
– AHB1 外设（包括 AHB-APB 总线桥和 APB 外设）
: \' @' p' d, p– AHB2 外设
2 _6 H6 `7 u& j0 {– FSMC/QuadSPI
- k- D$ r% P- n$ c1 o借助总线矩阵，可以实现主控总线到被控总线的访问，这样即使在多个高速外设同时运行期
间，系统也可以实现并发访问和高效运行。此架构如图 1 所示。


5 y' X; k" H& T* f/ \

9 L9 s0 {# {* z) L
+ o8 L; p0 b' a- d4 y2.1.1 I 总线
5 h( E3 z3 ]6 o! ^' z0 W* d此总线用于将带 FPU 的 Cortex®-M4 内核的指令总线连接到总线矩阵。内核通过此总线获取
指令。此总线访问的对象是包含代码的存储器（内部 Flash/SRAM1/SRAM2）。

1 D4 o0 s9 _) ^  ^3 y2.1.2 D 总线
此总线用于将带 FPU 的 Cortex®-M4 的数据总线连接到总线矩阵。内核通过此总线进行立
  N2 d! v% z9 ]! R$ t: ]即数加载和调试访问。此总线访问的对象是包含代码或数据的存储器（内部 Flash/SRAM1/
; k, y) a: Z: }SRAM2）。

2.1.3 S 总线
此总线用于将带 FPU 的 Cortex®-M4 内核的系统总线连接到总线矩阵。此总线用于访问位
" s0 p5 q; g1 m# i" U于外设、SRAM1 或 SRAM2 中的数据。也可通过此总线获取指令（效率低于 ICode）。此
总线访问的对象是内部 SRAM1/SRAM2、包括 APB 外设在内的 AHB1 外设、AHB2 外设和
9 F1 Q4 C% \2 N! H6 F外部存储器（通过外设接口 FSMC 和 QUADSPI）。
+ ^$ X" \. m. i' O" _5 K
5 O' U* G) S: g- P/ }) Z" }6 R2.1.4 DMA 存储器总线
此总线用于将 DMA 存储器总线主接口连接到总线矩阵。DMA 通过此总线来执行存储器数据
% s1 g% B8 M1 c5 g% @0 c! T* l的传入和传出。此总线访问的对象是数据存储器：内部 Flash、内部 SRAM1/SRAM2 以及
) Q5 l5 |0 q$ c7 P- dS4 中包括 APB 外设在内的 AHB1/AHB2 外设。
9 C/ A* ^; G/ M
: Y8 M; [4 _! u4 T, j0 ^4 t- W2.1.5 DMA 外设总线
此总线用于将 DMA 外设主总线接口连接到总线矩阵。DMA 通过此总线访问 AHB 外设或执
行存储器间的数据传输。此总线的访问对象是 AHB 和 APB 外设以及数据存储器：Flash 和
% w! Z2 b6 s, b5 F* S" @  N' F内部 SRAM1/SRAM2。

2.1.6 总线矩阵
总线矩阵用于主控总线之间的访问仲裁管理。仲裁采用循环调度算法。
3 P/ O3 W$ h  V" H  t. e) v/ v
' t1 A* B0 W4 d  k2 N
6 {2 _( L* Y$ @$ M: c% s+ N5 e6 @2.1.7 AHB/APB 总线桥 (APB)
借助两个 AHB/APB 总线桥 APB1 和 APB2，可在 AHB 总线与两个 APB 总线之间实现完全同步的连接，从而灵活选择外设频率。
有关 APB1 和 APB2 最大频率的详细信息，请参见器件数据手册；有关 AHB 和 APB 外设地址映射的信息，请参见表 1。
每次芯片复位后，所有外设时钟都被关闭（SRAM 和 Flash 接口除外）。使用外设前，必须在 RCC_AHBxENR 或 RCC_APBxENR 寄存器中使能其时钟。
! I5 i% ]& w+ x- Y$ u0 t" {! b7 n注： 对 APB 寄存器执行 16 位或 8 位访问时，该访问将转换为 32 位访问：总线桥将 16 位或 8 位数据复制后提供给 32 位向量。

  r: G7 _7 F0 C' R0 Q: ~" p4 Z  T8 j
6 V0 A4 Y0 T7 z  W& E
- y5 N, Y0 L3 q' B$ p- ~
2.2 存储器组织结构

# y6 G) U7 ?% v1 a" L2.2.1 简介
8 b' O( i) ~8 F7 y; W程序存储器、数据存储器、寄存器和 I/O 端口排列在同一个线性（即地址连续）的 4 GB 地址空间内。
各字节按小端格式在存储器中编码。一个存储字单元中编号最低的字节被视为该字的最低有效字节，而编号最高的字节被视为最高有效字节。
  S# p5 b: }* @' N7 I# w可寻址的存储空间分为 8 个主要块，每个块为 512 MB。
可访问的地址空间取决于主控总线，有关详细信息，请参见第 2 部分：存储器和总线架构。
% _# Y3 V9 ^% u8 J( f4 a) [: F

; W# t2 L/ I) P% c- g0 A2.2.2 存储器映射和寄存器边界地址
2 t/ Y9 }4 _: L! \$ X$ o

未分配给片上存储器和外设的所有存储器映射区域均视为“保留区”。有关可用存储器和寄存器区域的详细映射，请参见下表。下表给出了器件中可用外设的边界地址。


/ e% A9 {$ C+ p  V
4 v' k; s4 J# C: N+ G/ l$ r
+ b* I  _4 z. W) d
$ A3 h  v, g3 H: A5 M0 l
# `9 ?6 W4 S  n
2.3 嵌入式 SRAM
. ]$ r3 W* b4 f: @! ^
$ g; \; O) k5 F* v7 ~) e- uSTM32F413/423 器件具有 320 KB 的系统 SRAM。
; _. v4 P+ p* V/ U% p& S# z) M嵌入式 SRAM 可按字节、半字（16 位）或全字（32 位）访问。读写操作以 CPU 速度执行，且等待周期为 0。
嵌入式 SRAM 可分为两个块：
$ j7 ^: W% K' J, c' x+ I: n9 [* ], b- 映射到地址 0x2000 0000 的 SRAM1，可供所有 AHB 主控总线访问。
- 映射到地址 0x2004 0000 的 SRAM2，可供所有 AHB 主控总线访问。
如果选择从 SRAM1 自举或选择物理重映射（请参见第 8.2.1 节：SYSCFG 存储器重映射寄存器 (SYSCFG_MEMRMP)），则 CPU 可通过系统总线或 I-Code/D-Code 总线访问嵌入式SRAM1。
为了保证程序在 SRAM1 执行时实现最佳性能，应选择物理重映射（通过自举管脚及软件配置来选择）。
! p6 ~4 @% ]7 [2 ^6 m; n

...


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1 J% B* c  \4 L# P: l5 f# c下载地址1>>      下载地址2>>         更多实战经验>>
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