板子使用的是25M无源晶振，下文将介绍STM32F207的时钟系统如何将25M晶振时钟转换为120M系统主频时钟的。
* N5 _/ s' z( {5 j3 M! [5 M/ W7 j- R
01、时钟系统介绍
! d7 M' d7 X, v/ {% n
  z1 G* X( G' p$ E8 k' o

+ s2 H1 z0 {1 j7 v. N+ L8 a                                                                    ▲时钟系统专业名词缩写

时钟系统关键组成部分

* \' O& Q# k' I01 内部高速时钟(HSI)

% Y, S9 i% Q: ?2 n8 |HSI时钟信号可以通过内部16MHZ的RC振荡器产生，可以直接用于系统时钟或者用于PLL输入。

HSI的RC振荡器的优势是：在最小成本(没有外部器件)情况下提供一个时钟源。它的启动速度要比HSE晶体振荡器更快，但是即使校准频率后，它的精度仍然小于外部晶体振荡器或陶瓷谐振器。
" a# _$ q( G5 `: C+ N* x8 k) H- C
" q) H) V8 L& M6 w4 E9 V- |02 外部高速时钟(HSE)
8 l: S, W, I0 C: C# f
外部高速时钟信息(HSE)可以通过两个时钟源产生：
, V8 t' P; V. Q5 a
① 外部晶体/陶瓷谐振器

3 c; |4 u, f+ T& \+ e* J② 外部用户时钟
$ w' p! c8 S* c( C+ O+ r
/ B% `$ Q. ~6 R% k/ |$ x& h

; _; t# T) i& a( L+ @" a9 e▲两种时钟源接入示意图
2 v- C$ u! z4 @

- f+ x# E, e8 f, H7 d* w03 主锁相环时钟(PLL)

STM32F2xx具有两个PLL

① 主要的PLL通过HSE或HSI提供时钟，并且有两个输出时钟；
, E# J6 y* Y) ~% o
) Q* f$ {5 R+ h5 N5 v. @② 专用的PLL(PLLI2S)被用于产生一个精确的时钟去实现高质量音频效果在I2S接口；
# g! w. g; Z4 S( P1 {

6 k3 b7 c; d8 t4 `/ F: c
+ H! Q. f3 U2 Y$ C! E: g* \0 [9 G
/ a  W! Z4 O& W" l$ KHSE/M*N/P得到PLL时钟
1 E: h4 B+ G5 N% G+ [2 z, c7 x* I
- `! ^- p  f5 f/ M( P% n关于PLL锁相环说明

# x7 t5 r3 N; U4 y
- ~* Z2 i! v& ^% |# Z0 Y9 o4 N  J
) u- j3 J4 I) e2 N# x( e从1处输入，3处输出是1的N倍。

3处除以N又作为输入，当1和2的频率一样，就锁定了。(之所以图上是xN,因为从2看向3的)
" |9 I' L( Y1 ~( j% p) l
: `, S9 J  ?7 n) T: t# Z
. O" E3 |( n' c, R  H+ C8 u
, T* L8 w8 @) z/ M, ^$ ?/ T04 低速外部时钟(LSE)

LSE是一个32.768KHZ低速外部晶振或陶瓷谐振器。
" I0 k/ b0 m& T; e4 k6 ?( S
, s3 q) U; U0 ~- u' k, n( A( n8 b, ~它的优点：提供低速但是高精度时钟给RTC外设，为时钟/日历或其他时间应用。

5 y& S8 W! F# w: V6 i+ O% d
05低速内部时钟(LSI)

  E$ I1 ]: i( D$ ]: X( H4 rLSI RC作为一个低速时钟源，它可以运行在停止和待机模式中给独立看门狗(IWDG)和自动唤醒(AWU)。它的时钟频率在32MHZ左右。
0 J5 n1 q  T4 \4 h- Y& z
* e0 U8 [$ x$ o! a+ G) w02、代码分析
时钟初始化代码在system_stm32f2xx.c文件中，大部分时候我们不需要修改时钟代码的，各个总线的频率我们可以在文件头看到。

! C1 e2 E4 Q* W1 j' _9 u7 p

1. =============================================================================
   8 O% j* J* T$ e$ c2 q
2.   *=============================================================================
   
3.   *        Supported STM32F2xx device revision    | Rev B and Y
   ) r# ~0 x: J. K3 s
4.   *-----------------------------------------------------------------------------
   & f! x. r& u6 D9 Q9 f3 `% r
5.   *        System Clock source                    | PLL (HSE)
   ( f$ }5 {( l+ r% [7 t
6.   *-----------------------------------------------------------------------------
   % q' g: z2 F  O2 S
7.   *        SYSCLK(Hz)                             | 120000000
   " Y) l* ~1 A$ \/ w$ Q
8.   *-----------------------------------------------------------------------------
   
9.   *        HCLK(Hz)                               | 120000000
   3 ]9 `+ u( Q/ A- J8 r5 N% {
10.   *-----------------------------------------------------------------------------
    3 W& K) z6 |4 |; R3 [! T5 m
11.   *        AHB Prescaler                          | 1
    2 x3 u9 J2 ], t- o; Y
12.   *-----------------------------------------------------------------------------
    
13.   *        APB1 Prescaler                         | 4
    7 I! u6 k5 F3 P, z
14.   *-----------------------------------------------------------------------------
    ' W$ g+ ~7 u) f
15.   *        APB2 Prescaler                         | 2
    
16.   *-----------------------------------------------------------------------------
    
17.   *        HSE Frequency(Hz)                      | 25000000
    2 ^. F( ^$ F9 p+ \1 ~3 Y
18.   *-----------------------------------------------------------------------------
    5 e  ^; N8 _5 e* I* c
19.   *        PLL_M                                  | 25
    
20.   *-----------------------------------------------------------------------------
    
21.   *        PLL_N                                  | 240
    * ]0 ?: g) p/ V' I9 v0 q' a$ Q- H
22.   *-----------------------------------------------------------------------------
    
23.   *        PLL_P                                  | 2
    4 x% C% Y  ~+ }/ l7 o2 n2 _
24.   *-----------------------------------------------------------------------------
    
25.   *        PLL_Q                                  | 5
    & U# i+ C7 s9 @( F6 T# M
26.   *-----------------------------------------------------------------------------
    
27.   *        PLLI2S_N                               | NA
    5 ~) V7 V0 y  ^  ?' N* y& X
28.   *-----------------------------------------------------------------------------
    + I# w$ E: J% O6 T7 z7 b
29.   *        PLLI2S_R                               | NA
    2 B. X4 A0 L; F5 l' Q' u- G7 w8 _- S  R
30.   *-----------------------------------------------------------------------------
    
31.   *        I2S input clock                        | NA
    , c! P) H- V: [; T% I; b( X( P
32.   *-----------------------------------------------------------------------------
    $ y6 q& H9 {$ q# |* n8 b* ?8 O
33.   *        VDD(V)                                 | 3.3
    # q# P; X5 L9 \1 A* q* |
34.   *-----------------------------------------------------------------------------
    
35.   *        Flash Latency(WS)                      | 3
    5 t, p$ k+ z. ]: B; G! W' c, R& I
36.   *-----------------------------------------------------------------------------
    
37.   *        Prefetch Buffer                        | ON
    ( I" z! _2 h. _/ e
38.   *-----------------------------------------------------------------------------
    # e6 {; ?5 A9 [/ g
39.   *        Instruction cache                      | ON
    ( I+ \) F/ V0 G5 h
40.   *-----------------------------------------------------------------------------
    * R' T" t. U5 J6 b$ }8 u
41.   *        Data cache                             | ON
    
42.   *-----------------------------------------------------------------------------
    2 e0 P4 b6 a6 W4 N/ `9 r0 ~+ j
43.   *        Require 48MHz for USB OTG FS,          | Enabled
    
44.   *        SDIO and RNG clock                     |
    
45.   *-----------------------------------------------------------------------------
    1 U- l0 l# T* @' U: G0 _% P
46.   *=============================================================================
    
47.   ******************************************************************************

复制代码

在文件开始定义的有系统时钟频率的全局变量SystemCoreClock，其他地方需要时钟频率，可以直接使用该变量。
7 n9 {1 F& Q7 {" I0 S  x( M% c7 E

1. uint32_t SystemCoreClock = 120000000;

复制代码

6 C( w) l( n4 `3 C8 k) E2 ]: _5 P时钟配置从SystemInit函数执行，调用SystemInit的在汇编文件中startup_stm32f2xx.s（Keil编译环境）。
1 L+ s' T+ F4 f. e0 B: i3 o0 J# O+ b

1. IMPORT  __main
   
2.     LDR     R0, =SystemInit
   
3.     BLX     R0
   
4.     LDR     R0, =__main
   + r9 D4 |9 B# F# j& @
5.     BX      R0
   + Z/ v0 y# E6 u8 T
6.     ENDP

复制代码

在这里说明一下文档版本的问题：

3 w+ V( K; Z2 ?$ }▲STM32F20X_User_manual的V7版和V8版对比图
  B9 S1 f; r. o% |1 C( g# [2 P0 |3 N
/ _2 p( c( K/ ^" |) `上述两图的区别是系统最大时钟从120MHZ变成了168MHZ，我的理解是同样是STM32F20X，ST由于技术进步或其他，使得新版STM32F207芯片超频支持168MHZ。
6 Y2 X* M: @, K
下面我们主要分析SystemCoreClock的120M时钟怎么从一个外部25MHZ的HSE得到的。
$ W& s# M  C: K) p8 t+ @6 x7 |

' N) Z2 \% X, r& e我们要从25MHZ的外部时钟得到120M的系统时钟，需要上图中标注的重要4点：
5 R8 N' I0 K+ A2 `2 Q
1、使能HSE

5 E7 X! K5 C' S" ^& J1 g  K8 s7 H2、选择HSE作为主PLL的输入时钟
+ {+ G4 A: l5 Q2 z" q
3、主PLL倍频后得到120MHZ时钟

4、系统时钟选择主PLL时钟输出作为系统时钟
; c8 J- j  T& g" Y
& V5 j1 R, K0 \我们找到对应的代码

  1、使能HSE

1. /* Enable HSE */
   
2. RCC->CR |= ((uint32_t)RCC_CR_HSEON);

复制代码

在RCC_CR寄存器(RCCclock control register RCC时钟控制器)中，有打开HSE的控制位
( P" }0 F* _" C$ \# S# s# ?

2 t" \2 b' J; U9 L, E
2、选择HSE作为主PLL的输入时钟

1. /* Configure the main PLL */
   
2. RCC->PLLCFGR = PLL_M | (PLL_N << 6) | (((PLL_P >> 1) -1) << 16) |
   2 f3 m# t3 l+ f, O) _8 H- ^
3.                    (RCC_PLLCFGR_PLLSRC_HSE) | (PLL_Q << 24);

复制代码

8 _$ R5 X$ g0 ~RCC_PLLCFGR_PLLSRC_HSE就是配置HSE作为主PLL的输入时钟

  3、主PLL倍频后得到120MHZ时钟

1. /* Configure the main PLL */
   
2. RCC->PLLCFGR = PLL_M | (PLL_N << 6) | (((PLL_P >> 1) -1) << 16) |
   
3.                    (RCC_PLLCFGR_PLLSRC_HSE) | (PLL_Q << 24);

复制代码

+ m& o/ p" c& K7 w: O4、配置主PLL作为系统时钟的输入时钟

1. /* Select the main PLL as system clock source */
   1 j; C/ G7 g+ P, f6 @4 e- Y4 x
2. RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
   : c$ ^8 J4 z1 o0 f6 Y0 a2 v$ _1 l
3. RCC->CFGR |= RCC_CFGR_SW_PL

复制代码

' J$ [, H7 m$ I4 R' [+ s对于主PLL的配置寄存器，在RCC_PLLCFGR寄存器中有说明
5 V: E( J' E8 m8 l8 W

整理后得知f(out)=f(in)* N / M / P

1. /* PLL_VCO = (HSE_VALUE or HSI_VALUE / PLL_M) * PLL_N */
   
2. #define PLL_M      25
   
3. #define PLL_N      240
   
4. /* SYSCLK = PLL_VCO / PLL_P */
   
5. #define PLL_P      2

复制代码

这样就获得了120M时钟

注意：

( w+ q& @& d, L8 rPLL_M大于等于2且小于等于63
5 L- ~: c. q; I2 u. x

PLL_N大于等于64且小于等于432

9 I) h  w" U# Z& O. G
) O* d% @9 t; L. bPLL_P只能是2、4、6、或8
- z8 Z/ l6 J0 G) [3 X
但2对应0，4对应1，6对应2，8对应3。
; v2 x/ c0 V0 H' Q9 P8 Y
: m- r: y( ^9 l; A) BST并没有使用if或case语句判断，因为对应的数据除以2减去1就是寄存器这两位的值，所以可以按照下面这样写，这种写法值得我们学习。
) [3 t* S( N, s) A, N' f0 Z9 z
(((PLL_P >> 1) -1) << 16)
其他外设的时钟配置时

1. /* HCLK = SYSCLK / 1*/
   % S0 b, A4 _1 M
2. RCC->CFGR |= RCC_CFGR_HPRE_DIV1;
   
3. /* PCLK2 = HCLK / 2*/
   " C  T/ b, v% a8 |* f, M) C: O
4. RCC->CFGR |= RCC_CFGR_PPRE2_DIV2;
   
5. /* PCLK1 = HCLK / 4*/
   
6. RCC->CFGR |= RCC_CFGR_PPRE1_DIV4;

复制代码

, {1 ^8 i, H) P) H2 w03、备 注
1 R9 B6 t+ Q. ~7 G- Y时钟中断
: W# n  M' N9 k! k5 M0 M
6 L! j1 \# i6 J" T$ [1 D+ p

; G. U3 r! k* l3 `4 B1 R
; Z0 h2 ^! A4 |0 U2 {可以配置外部晶振出错时的中断，还有RCC中断，因此我们可以在外部时钟出问题时，切换为内部时钟，不至于整个系统挂掉。具体见ST给的官方代码。

  @. b% h( {* K 无源晶振不起振
- q& g6 H  b, c" }4 K
- q* N" j; o: j0 P3 {- M+ g没有程序，无源晶振是不起振的，需要配置RCC时钟控制寄存器的HSEON位打开或关闭HSE振荡器。具体可以看之前的文章《晶振原理解析》。

关于APB和PCLK

F207是时钟图没有显示PCLK1和PCLK2，应该就是APB1和APB2

/ g- {( \! ?# E, U$ U" x7 O& \! Q应该指的是一个PCLK应该是PeripheralClock的简称，看F105手册

) g3 |* s# m0 T

) U% s4 h  f) P/ C



, f4 _2 N7 @: J& X

4 ?1 U* ~8 I8 s# M8 o
& G8 S% ~; b5 T