STM32H7的Cache与Buffer
$ f: u9 Z: g1 k/ J! n7 O8 l+ b4 dTCM和Cache的区别
8 d$ H5 J. |6 l6 p# [6 B* f…使用lwip用到了mpu，对于内存管理产生了很多的疑问，需要统一解决一下，不然用起来总有些不安。
3 R4 w# S  d  w" ]& s0 ^1 l& z
0 Y( {/ i: _( Y4 `+ K9 kSTM32H7使用的内存不是连续的，而是被划分为多段。

" l2 T' U, \) p1 @

1. MEMORY
   
2. {
   ! g3 a0 {, T% \; Y3 a
3.         DTCMRAM (xrw)     : ORIGIN = 0x20000000, LENGTH = 128K //高速段，cpu独享
   % s8 {+ m( \3 D
4.         RAM_D1 (xrw)      : ORIGIN = 0x24000000, LENGTH = 512K
   
5.         RAM_D2 (xrw)      : ORIGIN = 0x30000000, LENGTH = 288K
   + D* v$ w* ]8 S
6.         RAM_D3 (xrw)      : ORIGIN = 0x38000000, LENGTH = 64K
   
7.         ITCMRAM (xrw)     : ORIGIN = 0x00000000, LENGTH = 64K //高速段，cpu独享
   
8.         FLASH (rx)        : ORIGIN = 0x8000000, LENGTH = 128K
   
9. }

复制代码

TCM内存段是和CPU同频率的，不需要也不能用Cache。用好TCM的优先级应该排在用好Cache的前面。
8 r; [  V5 b" }4 j. u1 J4 F6 YCache处于核心里面，作为低速内存加速器使用，获得增益最大的是位于AXI总线上的比如内部Flash、内部SRAM、通过FMC或者QSPI控制器连接的外部sram。Cache使得低速Sram获取与高速TCM差不多的速度。使用Cache加速很有意义，不然400M的cpu变200M，相当于H7变F4，选择H7的cpu将变得没有意义。

1 `# M- ]' S- A& s
内存类型
内存类型分为Normal以及Device和Strongly-ordered,

  H" C" J  W9 a) f) v

. `4 G( g3 g. V  ^! r% _

Write-buffer是什么？
6 s# E- R) H- j0 ^$ ~! }Device和Strongly-Ordered类型时候提到了write-buffer，它属于cpu核心，cache经常与write-buffer一起使用，使用writer-buffer的目的是将处理器和cache从较慢的对主存的写操作中脱离出来。
Write buffer可以缓存8个word的数据和4个独立的地址，可以enable或者disable使用ARM核心控制寄存器 W的bit3。同时还要受到内存管理页表的一个bit控制，所以使用Write-Buffer，MMU必须已经使能（控制寄存器的bit0）。MMU-Memory Management Unit
通常情况下的配置都是主内存允许bufferable，但是I/O 空间 unbufferable
% N( A* S1 w$ y' E当CPU执行一个写操作时，根据配置情况执行写入操作。
% K, k5 Z! f; e  R) c2 i1 @
0 e1 a1 v: y4 }3 P# Z# F

2 @" R0 j$ s4 d$ F! f8 m
# [2 U6 b2 c, Q  n5 {2 q9 v

如果程序中使用DMB and DSB，处理器会等到write-buffer内指令完成，再进行后续指令操作，如果过程中发生中断，中断返回后继续write-buffer清空等待。
& H* w* Z) J' W
0 N8 ?  d% \4 j$ Y* lDMB或者DSB被称为 显式限制操作 explicit barrier。

. K6 l1 F  T$ p; b: _$ _
Memory Attrabute
Normal模式下可以设定的几种
* |4 L' I+ O  l, P/ c) _3 ]
" n( b$ {4 l8 D7 e

Shareable属性
; d1 g/ F, i+ d0 F' V共享属性设计的意义在于，多个bus master读写情况下需要cache保持同步，对于CortexM7，只有L1-Cache，如果设置了Shared相当于non-cacheable。

: Q7 l9 p3 A  h8 E2 F: u. ?; L$ B
8 Q% E; l/ `* z% r内核操作函数
, e/ m# [1 V& i" Y; Y内核操作函数包含以下几种，主要包含两种操作：clean和invalidate。
$ B* ]' X) o! f/ E+ jclean：将cache中的信息写到sram，相当于用cache信息覆盖sram；
2 b0 q, K" u! [; u( Minvalidate：使cache失效，相当于用sram信息覆盖cache；
& R0 Q. B# ~0 N) V2 d' {. \' m二者为相反的操作。
& d( Z! Q. \, `; n5 i9 P7 B

  T+ G1 b' X9 I( V) W+ y4 d内存对齐问题
' N9 m* z% @. y5 q, {9 {使用cache时，dma的buffer必须32byte对齐，不然可能会出现问题。比如下面的情况：
8 p, Y; {5 ?( s3 ^4 M) t0 z0 A

1. typedef struct
   
2. {
   - x3 d4 K6 o+ ~+ z! \: h% W* r
3.     __attribute__ ((aligned (32))) uint8_t rx_buffer[BUFFER_SIZE];//用于buffer
   % p0 a) n- ^. |: _" K% i0 ~
4.     bool rx_xfer_done;                                     //用于记录dma已经被正确传输
   
5. }st_dma_xfer
   " p7 m4 S7 C7 f2 D! R4 {
6. 
   
7. void XDMAC_Handler(void)
   2 r( k! J+ H+ [4 f
8. {
   $ o! k  K* S6 ^5 k" ?  H
9.     uint32_t dma_status;
   ; _6 G5 l- x2 m4 O9 u. m, N
10.     dma_status = xdmac_channel_get_interrupt_status(XDMAC, XDMA_CH_RX);
    
11.     if (dma_status & XDMAC_CIS_BIS)
    . g0 M/ j; u$ W" W  E
12.     {
    + E; N3 z; g) s; _* t$ c
13.       g_st_dma_xfer.rx_xfer_done = true;
    
14.       SCB_InvalidateDCache_by_Addr((uint32_t*)g_st_dma_xfer.rx_buffer, DMA_TRANSFER_SIZE);
    1 U  @: N) d: x8 I( j' ^4 {
15.     }
    4 ]; P$ [6 K! S! I. {, u  W" ]2 Y
16. }

复制代码

. M& @7 H& y( |
& e9 `: \. V  J, |8 D" ~( {* S如果DMA的buffer只有16字节，DMA读取操作后，DMA控制器将接收到的数据写到了sram里面，然后进入DMA接收中断函数，cpu把成功读取的标识bool变量写为true，实际上写操作只是写在D-Cache里面，暂时没有写到sram。

2 F7 K- [1 \1 {! ^" M
' q# |: x+ j  x+ ~2 N如果此时cpu需要读取dma内容，需要对Dcache进行invalid操作，32个字节将一起更新，bool变量旧值0将覆盖新值1。cpu读不到中断函数写的bool变量信息。

* t# W; F. I( J8 y& {/ e

2 Z. P" w, s8 j7 t4 a; o* J3 |可见：
9 v# P* [0 }4 W1 {1 `4 n+ Y1 o/ x: lclean操作或者Invalidate操作都可能丢东西，使用上需要注意。经验是如果一段内存用来写dma外设，就不要读它，保证随时都可以clean；同样如果一段内存用来接收DMA外设传入信息，就不要用cpu写它，保证随时都可以invalidate。

5 h6 Y, j* q$ w4 a1 ?! R

* ]$ l, A8 T* I3 E6 S