STM32H7的Cache与Buffer
TCM和Cache的区别
# u. F' }% i7 S" v' n) s5 z. H…使用lwip用到了mpu，对于内存管理产生了很多的疑问，需要统一解决一下，不然用起来总有些不安。
4 x3 r; U; R) q& |
/ W; w5 M6 J" YSTM32H7使用的内存不是连续的，而是被划分为多段。
' [. e& N+ L3 _) H  j3 Y8 R) k

1. MEMORY
   1 p2 o6 J2 Q' i& M
2. {
   
3.         DTCMRAM (xrw)     : ORIGIN = 0x20000000, LENGTH = 128K //高速段，cpu独享
   * w5 ?9 S/ s4 Q
4.         RAM_D1 (xrw)      : ORIGIN = 0x24000000, LENGTH = 512K
   $ j0 d+ n7 V: W; ?% e. ~' A
5.         RAM_D2 (xrw)      : ORIGIN = 0x30000000, LENGTH = 288K
   
6.         RAM_D3 (xrw)      : ORIGIN = 0x38000000, LENGTH = 64K
   ; j6 P" Z/ Q6 K. f/ p
7.         ITCMRAM (xrw)     : ORIGIN = 0x00000000, LENGTH = 64K //高速段，cpu独享
   % t3 U2 [5 x' O
8.         FLASH (rx)        : ORIGIN = 0x8000000, LENGTH = 128K
   0 y; v9 i7 l! {: B4 z' N
9. }

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0 s2 Z* @+ i3 Q; M* xTCM内存段是和CPU同频率的，不需要也不能用Cache。用好TCM的优先级应该排在用好Cache的前面。
Cache处于核心里面，作为低速内存加速器使用，获得增益最大的是位于AXI总线上的比如内部Flash、内部SRAM、通过FMC或者QSPI控制器连接的外部sram。Cache使得低速Sram获取与高速TCM差不多的速度。使用Cache加速很有意义，不然400M的cpu变200M，相当于H7变F4，选择H7的cpu将变得没有意义。

% L  c8 _( O" {3 C+ b) M9 a
内存类型
6 y. o& Z2 N4 ~7 q" M# i  w内存类型分为Normal以及Device和Strongly-ordered,

4 M3 C1 ?" ?6 W4 g5 d
Write-buffer是什么？
Device和Strongly-Ordered类型时候提到了write-buffer，它属于cpu核心，cache经常与write-buffer一起使用，使用writer-buffer的目的是将处理器和cache从较慢的对主存的写操作中脱离出来。
; Y" |2 d: g) d' S8 Y9 V( cWrite buffer可以缓存8个word的数据和4个独立的地址，可以enable或者disable使用ARM核心控制寄存器 W的bit3。同时还要受到内存管理页表的一个bit控制，所以使用Write-Buffer，MMU必须已经使能（控制寄存器的bit0）。MMU-Memory Management Unit
通常情况下的配置都是主内存允许bufferable，但是I/O 空间 unbufferable
9 }, O8 S2 I9 Q! R6 Y; {8 t4 [# L当CPU执行一个写操作时，根据配置情况执行写入操作。

8 h" B- ]$ p7 j

  j0 k/ |: P4 w) e9 D

如果程序中使用DMB and DSB，处理器会等到write-buffer内指令完成，再进行后续指令操作，如果过程中发生中断，中断返回后继续write-buffer清空等待。

DMB或者DSB被称为 显式限制操作 explicit barrier。

$ ~: }. |8 L5 R/ _

" m( _  _* [# q! M+ a
* @% f% W( `3 p; l$ r" K$ l" X% FMemory Attrabute
  G; g7 z- x' ?0 z3 m6 mNormal模式下可以设定的几种
- e0 W2 O6 @; C% ~8 g

7 N0 I  v7 C# M$ yShareable属性
共享属性设计的意义在于，多个bus master读写情况下需要cache保持同步，对于CortexM7，只有L1-Cache，如果设置了Shared相当于non-cacheable。

! g  d, S3 w. g: x: L/ w1 H, U! W
9 l& Q( W- @/ `( [: B  W内核操作函数
3 ]1 }3 j8 g, X; @内核操作函数包含以下几种，主要包含两种操作：clean和invalidate。
clean：将cache中的信息写到sram，相当于用cache信息覆盖sram；
invalidate：使cache失效，相当于用sram信息覆盖cache；
二者为相反的操作。
+ s$ }, U8 j1 C, Z
8 l" d1 Z4 R6 Y8 H1 P6 G

8 J( l+ y$ D3 \; {

* c. \3 }& o+ C( l2 r, k

- P* R( G0 Q1 ^% A内存对齐问题
  d8 V% @& B! y3 r  _' m使用cache时，dma的buffer必须32byte对齐，不然可能会出现问题。比如下面的情况：

1. typedef struct
   1 z- g" x/ K7 }3 J3 S& d9 N7 u7 `3 g
2. {
   
3.     __attribute__ ((aligned (32))) uint8_t rx_buffer[BUFFER_SIZE];//用于buffer
   
4.     bool rx_xfer_done;                                     //用于记录dma已经被正确传输
   8 D3 N% U3 |0 A6 Z9 K. K
5. }st_dma_xfer
   : M- X, ?' `  c( J4 W( A
6. 
   ' Q0 y4 m" I  z
7. void XDMAC_Handler(void)
   
8. {
   6 r& E! x" I+ y- |3 N! N0 Y5 v8 f
9.     uint32_t dma_status;
   , T1 [9 e8 ~2 a% |3 `$ T! f
10.     dma_status = xdmac_channel_get_interrupt_status(XDMAC, XDMA_CH_RX);
    ! E; f7 _- H# j; c
11.     if (dma_status & XDMAC_CIS_BIS)
    ( S# s& V$ a4 x! G7 Z7 B9 X
12.     {
    9 U2 Q: o% v7 y
13.       g_st_dma_xfer.rx_xfer_done = true;
    6 ?. Q. M# K+ L( T
14.       SCB_InvalidateDCache_by_Addr((uint32_t*)g_st_dma_xfer.rx_buffer, DMA_TRANSFER_SIZE);
    0 J) ^6 m4 \; m4 H6 I) P7 U$ t3 `/ V7 f
15.     }
    
16. }

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' C& M" V: P) ]$ T如果DMA的buffer只有16字节，DMA读取操作后，DMA控制器将接收到的数据写到了sram里面，然后进入DMA接收中断函数，cpu把成功读取的标识bool变量写为true，实际上写操作只是写在D-Cache里面，暂时没有写到sram。

( k5 P% Q1 f1 x6 b

如果此时cpu需要读取dma内容，需要对Dcache进行invalid操作，32个字节将一起更新，bool变量旧值0将覆盖新值1。cpu读不到中断函数写的bool变量信息。
) g9 v( x2 L; y+ y$ k3 v1 I( f
. b( q) X9 @: d, k% A+ D

( q% l: r$ y1 D( E. ]# J
可见：
clean操作或者Invalidate操作都可能丢东西，使用上需要注意。经验是如果一段内存用来写dma外设，就不要读它，保证随时都可以clean；同样如果一段内存用来接收DMA外设传入信息，就不要用cpu写它，保证随时都可以invalidate。

3 I( {2 K) J; [9 d