STM32H7的Cache与Buffer
TCM和Cache的区别
! {3 j, d' }4 K& g- J+ ]…使用lwip用到了mpu，对于内存管理产生了很多的疑问，需要统一解决一下，不然用起来总有些不安。

STM32H7使用的内存不是连续的，而是被划分为多段。
# o- k0 f* _6 n

1. MEMORY
   . a- L3 Q& X0 p) ]
2. {
   % K" I% u& j& f0 ?
3.         DTCMRAM (xrw)     : ORIGIN = 0x20000000, LENGTH = 128K //高速段，cpu独享
   
4.         RAM_D1 (xrw)      : ORIGIN = 0x24000000, LENGTH = 512K
   ; l, i4 Z* q" B9 F: x
5.         RAM_D2 (xrw)      : ORIGIN = 0x30000000, LENGTH = 288K
   5 s% s5 R  I. O
6.         RAM_D3 (xrw)      : ORIGIN = 0x38000000, LENGTH = 64K
   
7.         ITCMRAM (xrw)     : ORIGIN = 0x00000000, LENGTH = 64K //高速段，cpu独享
   
8.         FLASH (rx)        : ORIGIN = 0x8000000, LENGTH = 128K
   $ b+ u, l) Y! j! B0 q, }4 f
9. }

复制代码

TCM内存段是和CPU同频率的，不需要也不能用Cache。用好TCM的优先级应该排在用好Cache的前面。
3 h$ C; i4 q, l# X. V7 l" jCache处于核心里面，作为低速内存加速器使用，获得增益最大的是位于AXI总线上的比如内部Flash、内部SRAM、通过FMC或者QSPI控制器连接的外部sram。Cache使得低速Sram获取与高速TCM差不多的速度。使用Cache加速很有意义，不然400M的cpu变200M，相当于H7变F4，选择H7的cpu将变得没有意义。

& S  J2 \' k  j! ^7 k9 O

0 \& C: V( x7 s9 t  P% S
0 k* t9 W5 N5 G8 R内存类型
内存类型分为Normal以及Device和Strongly-ordered,
! X! T9 D) ^: X* T4 M' C

/ \" J- x8 Z5 }! T' u' G

. T; U3 {$ w& }; |Write-buffer是什么？
Device和Strongly-Ordered类型时候提到了write-buffer，它属于cpu核心，cache经常与write-buffer一起使用，使用writer-buffer的目的是将处理器和cache从较慢的对主存的写操作中脱离出来。
& b3 ~6 M; D6 R. GWrite buffer可以缓存8个word的数据和4个独立的地址，可以enable或者disable使用ARM核心控制寄存器 W的bit3。同时还要受到内存管理页表的一个bit控制，所以使用Write-Buffer，MMU必须已经使能（控制寄存器的bit0）。MMU-Memory Management Unit
通常情况下的配置都是主内存允许bufferable，但是I/O 空间 unbufferable
当CPU执行一个写操作时，根据配置情况执行写入操作。

' a, d; e# g" q/ D$ \+ l

如果程序中使用DMB and DSB，处理器会等到write-buffer内指令完成，再进行后续指令操作，如果过程中发生中断，中断返回后继续write-buffer清空等待。

% H( J- h* F$ Y# y6 X7 m' aDMB或者DSB被称为 显式限制操作 explicit barrier。

4 E8 I, H) l( H+ X% a2 O4 y

3 h4 D9 V! E- W, E' q$ a1 O* ^% p
( S- H% P* O/ ^! M% m  @! bMemory Attrabute
; C5 W9 c( m5 @& C8 e8 p, CNormal模式下可以设定的几种
9 m" S, A6 _% R# M0 p5 O4 M

  {- v) _  ]% S( P  P; WShareable属性
共享属性设计的意义在于，多个bus master读写情况下需要cache保持同步，对于CortexM7，只有L1-Cache，如果设置了Shared相当于non-cacheable。

3 r( u" t1 g( Z7 ~5 A- s

" S$ k6 V+ s' p& r2 k$ t
内核操作函数
1 G. F4 l8 k" v内核操作函数包含以下几种，主要包含两种操作：clean和invalidate。
clean：将cache中的信息写到sram，相当于用cache信息覆盖sram；
invalidate：使cache失效，相当于用sram信息覆盖cache；
二者为相反的操作。

/ d! m$ B' V0 z) w' T7 c0 x
' }# K; Q+ x# W9 Y8 J

内存对齐问题
使用cache时，dma的buffer必须32byte对齐，不然可能会出现问题。比如下面的情况：
/ W* A# X8 f$ R$ ^) o$ ?. Q
- ?1 L) v- p) }6 k

1. typedef struct
   1 C* r6 a& s0 i& P
2. {
   
3.     __attribute__ ((aligned (32))) uint8_t rx_buffer[BUFFER_SIZE];//用于buffer
   6 F6 t; s2 g: O! d, f
4.     bool rx_xfer_done;                                     //用于记录dma已经被正确传输
   
5. }st_dma_xfer
   
6. 
   
7. void XDMAC_Handler(void)
   
8. {
   0 k. @2 e0 R! o
9.     uint32_t dma_status;
   
10.     dma_status = xdmac_channel_get_interrupt_status(XDMAC, XDMA_CH_RX);
    : m% G2 ]) |, w9 \/ L  T
11.     if (dma_status & XDMAC_CIS_BIS)
    
12.     {
    
13.       g_st_dma_xfer.rx_xfer_done = true;
    & N$ v3 p+ \; n/ `! l
14.       SCB_InvalidateDCache_by_Addr((uint32_t*)g_st_dma_xfer.rx_buffer, DMA_TRANSFER_SIZE);
    
15.     }
    - D5 ?0 N: j% I' b' o+ L& ~. f: @8 o& K
16. }

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/ h: E9 c% @5 I2 r' M3 `如果DMA的buffer只有16字节，DMA读取操作后，DMA控制器将接收到的数据写到了sram里面，然后进入DMA接收中断函数，cpu把成功读取的标识bool变量写为true，实际上写操作只是写在D-Cache里面，暂时没有写到sram。

0 k- G! _4 v! A+ R
如果此时cpu需要读取dma内容，需要对Dcache进行invalid操作，32个字节将一起更新，bool变量旧值0将覆盖新值1。cpu读不到中断函数写的bool变量信息。

; G# `7 p4 V0 D. q9 N3 N

/ P. k3 M' V; n0 j
可见：
clean操作或者Invalidate操作都可能丢东西，使用上需要注意。经验是如果一段内存用来写dma外设，就不要读它，保证随时都可以clean；同样如果一段内存用来接收DMA外设传入信息，就不要用cpu写它，保证随时都可以invalidate。
2 e) ~' b0 M+ E) g

; X  R8 \0 P! O. D; B/ U0 N, u% l7 b
% _# i- k6 y( h% V