STM32F413/423单片机参考手册
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前言
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# l/ L1 d) f- k) u4 j本参考手册面向应用开发人员， 提供有关使用 STM32F413/423 微控制器存储器与外设的完整信息。
- W% d- x9 h; c
STM32F413/423 构成一个微控制器系列，各产品具有不同的存储器大小、封装和外设。有关订购信息以及器件的机械与电气特性，请参见数据手册。
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* X5 [& |4 ^; d+ V% ~+ q有关 Arm® 带 FPU 的 Cortex®-M4 内核的信息，请参见Cortex®-M4 技术参考手册。

* N7 ~; w. q8 V8 P相关文档意法半导体网站 www.st.com 提供以下文档：
* ~$ ?7 p2 w, v) j+ X

• STM32F413/423xG/xH 数据手册
• STM32F3 和 STM32F4 系列带 FPU 的 Cortex®-M4 编程手册 (PM0214)，提供关于 Arm带 FPU 的 Cortex®-M4 的信息。
  " O6 D0 P& l% c" u- m4 ]$ a

) p7 u4 V) X1 G% w- X5 ~1 文档约定
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1.1 一般信息
* E0 k. a. p9 P' q% X
STM32F413/423 器件具有 Arm®(a) Cortex®-M4 with FPU 内核
. S% X( S( e6 f
$ _* d5 z. p/ e, K1.2 寄存器相关缩写词列表

) i3 r/ @% |; ^) a" }% ~寄存器说明中使用以下缩写词(b)：  

读/写 (rw)                           软件可以读写该位。
' M8 z3 U! W& y3 m% m只读 (r)                               软件只能读取该位。
( h0 {6 f, Z. _7 [只写 (w)                              软件只能写入该位。读取该位时将返回复位值。
读取/写入 0 清零 (rc_w0)      软件可以通过读取该位，也可以通过写入 0 将该位清零。写入 1 对该位的值无影响。
$ [8 _6 A/ I1 g读取/写入 1 清零 (rc_w1)      软件可以通过读取该位，也可以通过写入 1 将该位清零。写入 0 对该位的值无影响。
读取/写入清零 (rc_w)           软件可以通过读取该位，也可以通过写入寄存器将该位清零。写入该位的值并不重要。
读取/读取清零 (rc_r)            软件可以读取该位。读取该位时，将自动清零。写入该位对其值无影响。
- T# x/ ]% }/ H读取/读取置位 (rs_r)            软件可以读取该位。读取该位时，将自动置位。写入该位对其值无影响。
读取/置位 (rs)                     软件可以读取该位，也可将其置 1。写入 0 对该位的值无影响。
读/仅可写入一次 (rwo)        软件仅可写入一次该位，但可随时读取该位。只能通过复位将该位返回到复位值。
切换 (t)                              软件可以通过写入 1 来切换该位。写入 0 无影响。
& Z1 }, n5 L9 E$ [只读写触发 (rt_w1)             软件可以读取该位。写入 1 时，将触发事件，但不会影响该位的值。
% U/ y# c9 ]; r) r- \; n5 X保留 (Res.)                        保留位，必须保持复位值。
4 Q3 u9 q6 E- S3 J0 ]6 s- @- [  A
7 n6 T  u4 a+ \1.3 词汇表
- f$ n- h- M7 x% q
本节简要介绍本文档中所用首字母缩略词和缩写词的定义：

• 字：32 位数据。
• 半字：16 位数据。
• 字节：8 位数据。
• IAP（在应用中编程）：IAP 是指可以在用户程序运行期间对微控制器的 Flash 进行重新编程。
• ICP（在线编程）：ICP 是指可以在器件安装于用户应用电路板上时使用 JTAG 协议、SWD 协议或自举程序对微控制器的 Flash 进行编程。
• 选项字节：存储于 Flash 中的产品配置位。
• AHB：高级高性能总线。
  

1.4 外设可用性
0 c% X2 B, c( \6 r/ o有关各型号产品的外设可用性及数量的信息，请参见特殊器件数据手册。
2 系统和存储器概述

! R: _% j5 ^: x  C$ G+ W2.1 系统架构

, {2 N5 g; A6 z- a! g1 MSTM32F413/423 的主系统由 32 位多层 AHB 总线矩阵构成，可实现以下部分的互连：
9 v  X: X1 }" y/ b; S; S
/ A7 v& z8 p7 ?0 m. {六条主控总线：
   – 带 FPU 的 Cortex®-M4内核 I 总线、D 总线和 S 总线
4 ]# z+ r1 F" k9 o# _8 A   – DMA1 存储器总线
   – DMA2 存储器总线
* X" F# r2 l( M3 y   – DMA2 外设总线

7 z7 i% n+ M0 [七条被控总线：
2 B1 U& a) |5 f  D* |- y7 B9 x/ [& g   – 内部 Flash ICode 总线
9 F4 c2 k5 M5 e0 s8 I2 j# n, R   – 内部 Flash DCode 总线
9 t0 m, ~) y0 x) p   – 主内部 SRAM1 (256 KB)
4 E3 R6 z: v+ q. a# t' `( x& h   – 辅助内部 SRAM2 (64 KB)
+ H5 ?  o, ]& s& {7 a   – AHB1 外设（包括 AHB-APB 总线桥和 APB 外设）
   – AHB2 外设
   – FSMC/QuadSPI

, j) b( f( a' W- `& i$ t/ D, K借助总线矩阵，可以实现主控总线到被控总线的访问，这样即使在多个高速外设同时运行期间，系统也可以实现并发访问和高效运行。此架构如图 1 所示。
# g5 u$ O3 b3 U, s3 A

: F7 }+ ?: D5 ~6 Z1 |0 p

2.1.1 I 总线

* L6 P( ^- ]5 z- E& x% c

此总线用于将带 FPU 的 Cortex®-M4 内核的指令总线连接到总线矩阵。内核通过此总线获取指令。此总线访问的对象是包含代码的存储器（内部 Flash/SRAM1/SRAM2）。

2.1.2 D 总线

此总线用于将带 FPU 的 Cortex®-M4 的数据总线连接到总线矩阵。内核通过此总线进行立即数加载和调试访问。此总线访问的对象是包含代码或数据的存储器（内部 Flash/SRAM1/SRAM2）。

2.1.3 S 总线

此总线用于将带 FPU 的 Cortex®-M4 内核的系统总线连接到总线矩阵。此总线用于访问位于外设、SRAM1 或 SRAM2 中的数据。也可通过此总线获取指令（效率低于 ICode）。此总线访问的对象是内部 SRAM1/SRAM2、包括 APB 外设在内的 AHB1 外设、AHB2 外设和外部存储器（通过外设接口 FSMC 和 QUADSPI）。

5 q( C: O* T. ]+ V& s( Y

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