10.1 Cortex-M3的中断和优先级
2 I: I6 I! Q" U8 {0 t8 B. n0 b正常情况下，微处理器根据代码内容，按顺序执行指令。执行过程中，如果遇到其它紧急的事件需要处理，则先暂停当前任务，执行紧急事件，待紧急事件处理完后，再恢复到刚才暂停的地方继续执行。这个产生的紧急事件就叫做中断或异常，如图 10.1.1 所示。
  j. \! {1 `$ L( ]( v( @' t

, \3 Q' [& Q7 |) r2 b( d

图 10.1.1 中断或异常处理示意图

4 b8 q9 [6 k7 q5 ]通常，把CPU内部产生的紧急事件叫做异常，比如非法指令（除零）、地址访问越界等；把来自CPU外部的片上外设产生的紧急事件叫做中断，比如GPIO引脚电平变化、定时器溢出等。异常和中断的效果基本一致，都是暂停当前任务，优先执行紧急事件，因此一般将中断和异常统称为中断。

ARM公司设计了Cortex-M3内核，这个内核就包含了中断系统框架，对应资料“2_原厂资料\10.0_Cortex-M3权威指南.pdf”，后简称《CM3权威指南》。

2 \- |2 [8 N) U8 ^ST公司根据该内核，因地制宜的设计了STM32系列产品，对应资料“2_原厂资料\3_STM32F10xx Cortex-M3编程手册.pdf”，后简称《CM3编程手册》。
8 `! }: O7 V* ~9 ?/ w: Y
: @# C: {# Y5 }' }# n8 D, h《CM3权威指南》讲解的是Cortex-M3内核的整个体系，例如指令集、异常、MPU等，《CM3编程手册》中则是关于STM32F10/20/21/L1系列使用到的Cortex-M3的内容。换句话说《CM3编程手册》是《CM3权威指南》的一个子集，本章内容就是参考这两个手册，对于本章没提到的内容，读者可自行阅读这两个手册扩展学习。
: h) L6 O& b. x8 o, B2 J& b
# L5 z" `9 i5 I5 s* xCortex-M3内核有256种异常和中断，其中编号1~15是系统异常，16~256是外部中断，如下表 10.1.1 所示。

& e& n0 s  p' q! Y2 w' ~" c

表 10.1.1 Cortex-M3中断异常表

" ?* F) f9 O. ~如此多的中断，导致了一些新问题。比如两个中断同时发生，应该先执行哪个中断任务？又比如一个中断发生了，又来了一个更紧急的中断，是该继续执行原来的中断，还是执行新的紧急中断？

6 t1 x, u9 W& a) K# M% D针对这些问题，Cortex-M3内核有一个专门管理中断的外设NVIC（Nested Vectored Interrupt Controller，嵌套向量中断控制器），通过优先级控制中断的嵌套和调度。NVIC是一个总的中断控制器，无论是来在内核的异常还是外设的外部中断，都由NVIC统一进行管理。
- l2 u- D& Y# u) i
" W" Q2 N2 p) p4 W! N上表 10.1.1 中，Reset（复位）、NMI（Non Maskable Interrupt，不可屏蔽中断）、HardFault（硬件异常）的优先级是固定的，且优先级是负数，也就是最高的（优先级数字越小，优先级越高）。剩下的异常或中断，都是可以通过修改NVIC的寄存器调整优先级（但不能设置为负数）。NVIC作为在内核里的外设，也是通过存储器映射的方式访问，对应表 6.1.1 中的Block7。

  ?: y+ R4 `* h$ Y在Cortex-M3中，将优先级拆分为抢占优先级（Preempt Priority）和子优先级（Subpriority），每个中断都需要指定这两级，具有高优先级的中断可以打断低优先级的中断，实现中断嵌套。

通过应用中断和复位控制寄存器（Application Interrupt and Reset Control Register，AIRCR）的Bits[10:8]（PRIGROUP）将优先级分组。分组决定每个可编程中断的PRI_n的Bits[7:0]的高低位分配，从而影响抢占优先和子优先级的级数，两者关系如表 10.1.2 所示。

7 k. ~% t" G; t
' D% M6 H, a! ?4 q) r( F  t

表 10.1.2 Cortex-M3优先级分组

, H; H5 H$ f! z5 M3 H# K( I' i5 \举个例子，假设将优先级分组（PRIGROUP）设置为2，此时每个中断可设置抢占优先级范围为0~32，子优先级范围为0~8，比如某中断的抢占优先级为2，子优先级为3。

3 W* E3 L! _4 F1 M6 f' n所有可编程的中断都需要指定抢占优先级和子优先级，抢占优先级决定是否可以产生中断嵌套，子优先级决定中断响应顺序，若两种优先级一样则看中断在中断异常表中的位置，越靠前越先响应。

2 d* E% F" r9 G$ ^7 ?2 p; [抢占优先级高（值小）的中断可以中断抢占优先级低（值大）的中断处理函数，进而执行高优先级的中断处理函数，执行完毕后再继续执行被中断的低优先级的处理函数。

当两个中断的抢占优先级相同时，即这两个中断将没有嵌套关系，当一个中断到来后，若此时CPU正在处理另一个中断，则这个后到来的中断就要等到前一个中断处理函数处理完毕后才能被处理，当这两个中断同时到达，则中断控制器会根据它们的子优先级决定先处理哪个。
! l  p8 u' e; r1 h9 P
0 u# i  c$ z* l. z如果两个中断的优先级都设置为一样了，那么谁先触发的就谁先执行；如果是同时触发的，那么就根据中断异常表的位置（靠前）来决定谁先执行。
8 h! N$ l+ b2 ~5 p3 a3 L, ~
# Y8 x9 Y% n& w4 k9 a5 h在大概了解Cortex-M3内核的异常和中断及其优先级之后，再来看看STM32对Cortex-M3的这些异常和中断做了哪些裁剪，又有何特点。
% }. `/ ]0 |2 r' L
/ \! l- k. l4 k7 f  Q

- Z) }) q, C+ u) ]10.2 STM32的中断和优先级
由表 10.1.1 可知，Cortex-M3设计有256种中断，但大多数MCU都用不到这么多中断，比如STM32F103系列就最多只有70种异常和中断，其中前10个是系统异常，后面60个是外部中断，如下表 10.2.1 所示。
! w' X# x0 d$ }9 u
1 w! ]4 e3 f& Y' Y4 h  t8 Y* b5 {

" w$ r: K0 M3 T4 y4 |

表 10.2.1 STM32F103中断异常表

在HAL库启动文件“startup_stm32f103xb.s”，可以看到定义的中断向量表，如代码段 10.2.1 所示。

3 r1 r6 U7 Q9 O代码段 10.2.1  STM32F103x8中断向量表（startup_stm32f103xb.s）
, r& K3 [8 j- d/ `
, X" L& D1 {+ E, u, j. q

1. __Vectors       DCD     __initial_sp               ; Top of Stack
   
2. 
   5 k4 R& A9 C7 T* @) [9 s
3.                 DCD     Reset_Handler              ; Reset Handler
   + L2 R& p/ W$ J0 _; t4 ?% G. d0 x
4. 
   
5.                 DCD     NMI_Handler                ; NMI Handler
   
6. 
   5 z1 C/ b2 I; B2 w1 b: J. Q
7.                 DCD     HardFault_Handler          ; Hard Fault Handler
   
8. 
   ! ]& P2 b; o" R" O+ I# M
9.                 DCD     MemManage_Handler          ; MPU Fault Handler
   
10. 
    0 D; I4 T+ }  r
11.                 DCD     BusFault_Handler           ; Bus Fault Handler
    % I; I% o6 x" x& L4 }7 U+ V
12. 
    
13.                 DCD     UsageFault_Handler         ; Usage Fault Handler
      z$ m+ R8 z. t5 u" v; k1 R
14. 
    . q8 _$ p$ l" ]4 F+ s
15.                 DCD     0                          ; Reserved
    3 ]) B, l$ j+ X+ q% [
16. 
    
17.                 DCD     0                          ; Reserved
    
18. 
    3 \; l" D! ]- g$ M! L6 W
19.                 DCD     0                          ; Reserved
    
20. 
    
21.                 DCD     0                          ; Reserved
    
22. 
    
23.                 DCD     SVC_Handler                ; SVCall Handler
    . n3 k! E7 L" E
24. 
    
25.                 DCD     DebugMon_Handler           ; Debug Monitor Handler
    
26. 
    
27.                 DCD     0                          ; Reserved
    0 r& j' \5 |* C$ A
28. 
    
29.                 DCD     PendSV_Handler             ; PendSV Handler
    ; V& T) z( x, T$ r* {
30. 
    & r# B. F& t. W
31.                 DCD     SysTick_Handler            ; SysTick Handler
    % p. a, W3 u4 I7 h4 x* n' w
32. 
    
33. 
    8 i! J# G5 E1 T( P2 U
34. 
    
35.                 ; External Interrupts
    
36. 
    
37.                 DCD     WWDG_IRQHandler            ; Window Watchdog
    . q3 C5 A& [2 X% h2 V; w& e) g
38. 
    $ w0 T2 @' t  j7 b; C8 b3 h; D  r
39.                 DCD     PVD_IRQHandler             ; PVD through EXTI Line detect
    
40. 
    
41.                 DCD     TAMPER_IRQHandler          ; Tamper
    9 |- I/ d0 L% @2 H  }9 C% ?7 [
42. 
    $ Y, u6 D1 H7 W. p2 y  ]
43.                 DCD     RTC_IRQHandler             ; RTC
    
44. 
    
45.                 DCD     FLASH_IRQHandler           ; Flash
    
46. 
    
47.                 DCD     RCC_IRQHandler             ; RCC
    , ]6 M7 o7 U1 k5 s( W3 b
48. 
    
49.                 DCD     EXTI0_IRQHandler           ; EXTI Line 0
    ' i* [5 q1 d- R* ?- Y
50. 
    
51.                 DCD     EXTI1_IRQHandler           ; EXTI Line 1
    
52. 
    # ?% D0 R# p) t( s1 q0 ?. O. O
53.                 DCD     EXTI2_IRQHandler           ; EXTI Line 2
    . Z$ T+ M) s: d
54. 
    7 _  `" N+ c& c
55.                 DCD     EXTI3_IRQHandler           ; EXTI Line 3
    
56. 
    
57.                 DCD     EXTI4_IRQHandler           ; EXTI Line 4
    $ \! I6 L# X# u
58. 
    
59.                 DCD     DMA1_Channel1_IRQHandler   ; DMA1 Channel 1
    
60. 
    
61.                 DCD     DMA1_Channel2_IRQHandler   ; DMA1 Channel 2
    
62. 
    9 T, u, d6 G9 G5 g3 }$ w0 S
63.                 DCD     DMA1_Channel3_IRQHandler   ; DMA1 Channel 3
    
64. 
    
65.                 DCD     DMA1_Channel4_IRQHandler   ; DMA1 Channel 4
    
66. 
    # W4 N" o8 M" l4 W
67.                 DCD     DMA1_Channel5_IRQHandler   ; DMA1 Channel 5
    ! V! I. R2 I) E2 U( U0 M0 `& x; n
68. 
    * O/ {/ j# D% k
69.                 DCD     DMA1_Channel6_IRQHandler   ; DMA1 Channel 6
    ( H0 x  `! s9 H6 Q7 _' P
70. 
    % ]  T! Q. g7 E: j" C
71.                 DCD     DMA1_Channel7_IRQHandler   ; DMA1 Channel 7
    $ Y$ e( b5 d. e& T. H
72. 
    7 r# N' @( z( D
73.                 DCD     ADC1_2_IRQHandler          ; ADC1 & ADC2
    7 g; y/ F2 X0 e% v! ~) m
74. 
    
75.                 DCD     USB_HP_CAN1_TX_IRQHandler  ; USB High Priority or CAN1 TX
    - F1 s4 o5 U8 `# b0 R6 i
76. 
    
77.                 DCD     USB_LP_CAN1_RX0_IRQHandler ; USB Low  Priority or CAN1 RX0
    6 u+ H7 Q1 A( [6 `8 |; j0 K
78. 
    
79.                 DCD     CAN1_RX1_IRQHandler        ; CAN1 RX1
    * Q5 J' ]7 R: a9 x) L7 ]/ c; T
80. 
    
81.                 DCD     CAN1_SCE_IRQHandler        ; CAN1 SCE
    6 A2 [! b! J; }0 Q
82. 
    
83.                 DCD     EXTI9_5_IRQHandler         ; EXTI Line 9..5
    
84. 
    6 C: n5 ^; \/ P6 M9 A7 n5 J( s, a+ Z+ k
85.                 DCD     TIM1_BRK_IRQHandler        ; TIM1 Break
    + ?) t" c. y/ `
86. 
    . P5 D5 Z3 u  h9 `0 {( R
87.                 DCD     TIM1_UP_IRQHandler         ; TIM1 Update
    
88. 
    7 h8 ~: ]9 M2 w/ d5 i
89.                 DCD     TIM1_TRG_COM_IRQHandler    ; TIM1 Trigger and Commutation
    # C0 D1 l' f3 ]  m
90. 
    
91.                 DCD     TIM1_CC_IRQHandler         ; TIM1 Capture Compare
    
92. 
    5 _2 S1 U/ o& U) Z
93.                 DCD     TIM2_IRQHandler            ; TIM2
    $ z+ E2 o# S, \
94. 
    
95.                 DCD     TIM3_IRQHandler            ; TIM3
    
96. 
    
97.                 DCD     TIM4_IRQHandler            ; TIM4
    ( X* L2 v7 ~; r, i% X
98. 
    6 g' u0 t& U; F5 E
99.                 DCD     I2C1_EV_IRQHandler         ; I2C1 Event
    
100. 
     
101.                 DCD     I2C1_ER_IRQHandler         ; I2C1 Error
     
102. 
     
103.                 DCD     I2C2_EV_IRQHandler         ; I2C2 Event
     
104. 
     . H, o  `, A8 F9 d3 _) x
105.                 DCD     I2C2_ER_IRQHandler         ; I2C2 Error
     + x1 t9 t; ?% i( d4 W' q
106. 
     
107.                 DCD     SPI1_IRQHandler            ; SPI1
     
108. 
     9 i2 u3 }% p& d5 Q" g3 ?
109.                 DCD     SPI2_IRQHandler            ; SPI2
     8 N6 e" m5 p3 ?) F8 I- m
110. 
     ) [% K) k$ Z& ]! r' P
111.                 DCD     USART1_IRQHandler          ; USART1
     ' R: w% A+ I8 I- F5 _1 U; u
112. 
     / E: ]; W  T# @- E
113.                 DCD     USART2_IRQHandler          ; USART2
     
114. 
     
115.                 DCD     USART3_IRQHandler          ; USART3
     & T" d7 s" v$ y5 b( d6 t
116. 
     . _4 p! i- r* l0 T: V( Z) i
117.                 DCD     EXTI15_10_IRQHandler       ; EXTI Line 15..10
     
118. 
     
119.                 DCD     RTC_Alarm_IRQHandler        ; RTC Alarm through EXTI Line
     
120. 
       j% v5 g2 i. _- \
121.                 DCD     USBWakeUp_IRQHandler       ; USB Wakeup from suspend
     
122. 
     
123. __Vectors_End

复制代码

可以看到第2~16行，为10个系统异常，剩下的43个全为外部中断。同时这里还定义了所有的中断处理函数名字，当外设产生中断时，则跳到中断向量表中对应中断处理函数位置，比如发生RTC中断事件，则跳到22行执行“RTC_IRQHandler()”函数内容。
# j6 f; O1 ]" Q5 R7 e/ C* H" p, A4 R
STM32F103的异常和中断，基于Cortex-M3修改而来，前面的系统异常部分几乎没有变化，外部中断则对应不同的外设。
# K. T- {+ A; U. L* K+ ~
' P7 D: F2 M$ _# w4 z$ D同样，STM32F103也继承了Cortex-M3的中断优先级规则，因为中断少了很多，中断优先级也用不了那么多，只使用了PRI_n的Bits[7:0]中的Bits[7:4]设置优先级，因此优先级分组为表 10.2.2 所示。
8 e' y! i1 U6 {. D! y
$ W$ d" `# |" H0 p# F9 }# L7 q

( l  \$ r# ~. k

表 10.2.2 STM32F103优先级分组

可见STM32F103系列最多有16级可编程优先级，STM32F103不使用PRIGROUP来命名分组，而采用NVIC_PRIORITYGROUP_x的方式命名，即NVIC_PRIORITYGROUP_0对应PRIGROUP为7，在“stm32f1xx_hal_cortex.h”有相关定义，如代码段 10.2.2 所示。

0 S9 @% {' o: F2 K代码段 10.2.2 优先级分组定义（stm32f1xx_hal_cortex.h）
$ S' \5 U1 m5 i5 l; o
- o0 M* q" ^2 q9 v

1. /** @defgroup CORTEX_Preemption_Priority_Group CORTEX Preemption Priority Group
   
2. 
   % W. M8 R! M& S' ?. U" h
3.   * @{
   0 w! G4 @! A  e0 D
4. 
   
5.   */
   
6. 
   
7. #define NVIC_PRIORITYGROUP_0         0x00000007U /*!< 0 bits for pre-emption priority
   5 T/ R0 p6 L* G  U* ~+ i5 o7 S6 w
8. 
   1 l# F# _7 H3 X$ A1 f) G
9.                                                       4 bits for subpriority */
   
10. 
    - W' N# B) q0 u* S
11. #define NVIC_PRIORITYGROUP_1         0x00000006U /*!< 1 bits for pre-emption priority
    
12. 
    
13.                                                       3 bits for subpriority */
    " F7 ?) |# J/ L
14. 
    
15. #define NVIC_PRIORITYGROUP_2         0x00000005U /*!< 2 bits for pre-emption priority
    
16. 
    ! g0 K* z$ i: k
17.                                                       2 bits for subpriority */
    
18. 
    
19. #define NVIC_PRIORITYGROUP_3         0x00000004U /*!< 3 bits for pre-emption priority
    
20. 
    
21.                                                       1 bits for subpriority */
    1 [* T! F) R# N" \$ K' v
22. 
    
23. #define NVIC_PRIORITYGROUP_4         0x00000003U /*!< 4 bits for pre-emption priority
    
24. 
    9 B& a5 h7 W( B/ y
25.                                                       0 bits for subpriority */

复制代码

% n1 J6 H& w! p. x, W通常中断优先级分组只会设置一次，它针对的是系统中所有的中断。后续设置某个中断的中断优先级时，只需要在这个组规定的抢占优先级数和子优先级级数范围内分配优先级级数。后续代码中，不应该再修改中断优先级分组，否则导致中断顺序不按预期触发。本手册所有实验，将设置中断优先级分组放在了“HAL_Init()”里，如代码段 10.2.3 的第5行，调用“HAL_NVIC_SetPriorityGrouping()”函数设置中断优先级分组。
; {8 X- y2 }" t9 w( O
代码段 10.2.3设置中断优先级分组（stm32f1xx_hal.c）
3 t0 t8 y! j5 w0 I1 S

1. HAL_StatusTypeDef HAL_Init(void)
   % O6 x+ T4 ~! R2 ~
2. 
   
3. 
   
4. 
   
5. {
   . m* K* C. i8 b# z, T6 w7 U
6. 
   
7. ……
   
8. 
   % }8 U1 b8 B6 k! }- V" k7 w
9.   /* Set Interrupt Group Priority */
   
10. 
    
11.   HAL_NVIC_SetPriorityGrouping(NVIC_PRIORITYGROUP_4);
    ( f( n; `9 H4 @7 b. {1 ^$ E7 O
12. 
    6 `/ L8 P0 V% A7 X% J7 t6 }: M
13. 
    
14. 
    
15.   /* Use systick as time base source and configure 1ms tick (default clock after Reset is HSI) */
    
16. 
    
17.   HAL_InitTick(TICK_INT_PRIORITY);
    ! E, A) a1 _* G
18. 
    
19. ……
    
20. 
    2 m" i2 Q! K0 v; o5 C; h
21. }

复制代码

* C+ x0 s. B5 \这里默认设置的优先级分组为NVIC_PRIORITYGROUP_4，则后续使用“HAL_NVIC_SetPriority()”函数设置优先级时，抢占优先级的范围是0~15，子优先级的值只能选择0。
% Y: a9 T+ ~6 ~+ z. L
& q8 o  ^" b, t“HAL_NVIC_SetPriority()”函数需要传入三个参数，参数IRQn是中断号，如表 10.2.1 所示的中断号。后两个是抢占优先级级数和子优先级级数，注意结合中断分组设置范围。
5 v0 b8 |5 d% T3 E4 s
代码段 10.2.4 “HAL_NVIC_SetPriority()”函数原型（stm32f1xx_hal_cortex.c）
6 r& W) o' x$ q( }' `. H

1. /**
   
2. 
   " H, m' b9 v7 W6 U* U6 |
3.   * @brief  Sets the priority of an interrupt.
   
4. 
   ; E( [$ Y& |  |" W4 P
5.   * @param  IRQn: External interrupt number.
   & R: ]1 F. \2 Y0 v0 T
6. 
   
7.   *         This parameter can be an enumerator of IRQn_Type enumeration
   
8. 
   
9.   *         (For the complete STM32 Devices IRQ Channels list, please refer to the appropriate CMSIS device file (stm32f10xx.h))
   ; `+ W; \3 n. P
10. 
    & g' I) k& U! J1 S- a3 e' H
11.   * @param  PreemptPriority: The preemption priority for the IRQn channel.
    
12. 
    6 X5 I9 ?  z4 n1 Y- x0 a
13.   *         This parameter can be a value between 0 and 15
    & e, t: m* S- L
14. 
    6 c- @/ ~+ o' u8 |, m5 K/ F% }9 T
15.   *         A lower priority value indicates a higher priority
    
16. 
    5 @" ]: G) z: b0 \3 x/ I+ o
17.   * @param  SubPriority: the subpriority level for the IRQ channel.
    
18. 
    
19.   *         This parameter can be a value between 0 and 15
    
20. 
    1 I0 A) w0 w: Y! [# j8 _# d4 I3 ?$ T8 f
21.   *         A lower priority value indicates a higher priority.
    1 g- m" _1 I1 R! N4 d' U! i4 E2 T
22. 
    
23.   * @retval None
    
24. 
    
25.   */
    
26. 
      L, W; z* l# Y; |$ c- L
27. void HAL_NVIC_SetPriority(IRQn_Type IRQn, uint32_t PreemptPriority, uint32_t SubPriority)
    
28. 
    
29. {
    
30. 
    0 U: h1 M/ {$ }4 l8 n; C
31.   uint32_t prioritygroup = 0x00U;
    9 Q. b6 h: c5 Q: t4 K  p! ~
32. 
    
33. 
    
34. 
    
35.   /* Check the parameters */
    
36. 
    
37.   assert_param(IS_NVIC_SUB_PRIORITY(SubPriority));
    * \) k! L( K9 q( Z4 Q  q' k
38. 
    
39.   assert_param(IS_NVIC_PREEMPTION_PRIORITY(PreemptPriority));
    
40. 
    
41. 
    7 I1 o% H& c) i- A1 C: C
42. 
    * g5 s; o- B+ e
43.   prioritygroup = NVIC_GetPriorityGrouping();
    0 \4 b; I% m6 S9 B7 {
44. 
    
45. 
    , X  r. }  i0 s7 u7 e  u
46. 
      ]$ }1 q7 \* N
47.   NVIC_SetPriority(IRQn, NVIC_EncodePriority(prioritygroup, PreemptPriority, SubPriority));
    
48. 
    9 A, S) b6 {3 h5 O6 j
49. }

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【总结】

% y5 Y  {+ p' F) W& CSTM32中断重点理解中断优先级分组，然后根据中断优先级分组确定抢占优先级级数和子优先级级数。 体现在编程里，就是根据中断需求，先使用“HAL_NVIC_SetPriorityGrouping()”函数设置中断优先级分组，再使用“HAL_NVIC_SetPriority()”函数设置不同中断的抢占优先级级数和子优先级级数。

' G8 I! l" f* Y: C8 g; I3 A假设中断A的抢占优先级比中断B的抢占优先级高，两个中断同时发生，那么中断A优先执行。
. T3 F) ?9 C* l& N, n& D
假设中断A的抢占优先级和中断B的抢占优先级一样，两个中断同时发生，那么子优先级高的中断优先执行。

假设中断A的抢占优先级比中断B的抢占优先级高，中断B先发生，随后A也发生，那么将暂停中断B，先执行中断A，A执行完后，再回来执行中断B，最后执行主程序，这种效果即中断嵌套。

假设中断A的抢占优先级比中断B的抢占优先级一样，中断A的子优先级比中断B的子优先级高，中断B先发生，随后A也发生，那么中断A将等待中断B执行完后，才会执行中断A，即子优先级不能中断嵌套。

+ H1 X6 U- p+ y# s! ]假设中断A的抢占优先级和中断B的抢占优先级一样，且子优先级也一样，两个中断同时发生，那么根据前面表 10.2.1 顺序，排在前面的先执行。

总结中断是否会优先执行依据：首先是抢占先式优先级等级，其次是子优先级等级，只有抢占优先级才可能出现中断嵌套。
# J' w: s) G  j0 ]. r. e, L- i
作者：攻城狮子黄