情况很奇怪，vbat有电池，vbat引脚也有检测出3.3v电压，32.768k晶振也是好的，在芯片正常供电时，能测到正确的波形，<br/>但只要主电源断电后，晶振就测不出波形了，晶振两端也没有电压，检查备份域，发现vbat也没起作用,怎么也搞不出来，只能求助神通广大的网友了，<br/>

butterflyspring 发表于 2025-9-5 09:58
会不会刚好晶振的参数或芯片的参数都在边缘部分，也就是裕量不足。</p>
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解决了，问题是VDD / VDDA 掉电“不同步” 现象：VDDA 负载轻→掉电比 VDD 慢，内部“VBAT 开关”仍由 VDDA 侧的 PDR 电路控制；当 VDD 已掉到 0 V 而 VDDA 还高于 ~1.6 V 时，开关来不及切到 VBAT，RTC/LSE 瞬间断电，导致停振＋数据归零。 判定：用示波器两通道同时量 VDD、VDDA，看掉电时差；若 > 0.5 ms 基本可确认。 解决： 原理图上把 VDD 与 VDDA 用 0 Ω 电阻或磁珠直接连在一起，保证同源、同时掉电； 如果 ADC 需要干净 VDDA，可在磁珠后加 1 µF + 100 nF 去耦，但绝不能把 VDDA 单独接基准源而 VDD 先掉。

首先考虑一下硬件方面, 参考应用笔记 AN2867检查一下晶振电路是否合适。如果匹配不合适会引起不起振的现象。

其次考虑一下软件设置，可以才官方的评估版上验证一下。

butterflyspring 发表于 2025-9-4 14:21
首先考虑一下硬件方面, 参考应用笔记 AN2867检查一下晶振电路是否合适。如果匹配不合适会引起不起振的现象 ...

貌似是软件问题

butterflyspring 发表于 2025-9-4 14:21
首先考虑一下硬件方面, 参考应用笔记 AN2867检查一下晶振电路是否合适。如果匹配不合适会引起不起振的现象 ...

这块板打了三个版本的样板，MCU外围的最小系统电路没做过修改，走线什么的一模一样，然后器件也是一致的；烧录同一程序，只有在初版上是正常的，后面两个版本就出现这个问题，主电源掉电后会导致低速晶振不起振，检测了他们MUC的VBAT引脚的电平也是正常的。

没想过回头 发表于 2025-9-5 08:56
[md]这块板打了三个版本的样板，MCU外围的最小系统电路没做过修改，走线什么的一模一样，然后器件也是一 ...

会不会刚好晶振的参数或芯片的参数都在边缘部分，也就是裕量不足。


我看到AN2867手册里保证起振的其中一个条件是g值小于5倍以上的裕量。

没想过回头 发表于 2025-9-5 13:38
[md]解决了，问题是VDD / VDDA 掉电“不同步”
现象：VDDA 负载轻→掉电比 VDD 慢，内部“VBAT 开关”仍 ...

太好了！终于找到原因了。



这样小伙伴以后对电源和Vbat 设计有更深的了解了。

没想过回头 发表于 2025-9-5 13:38
解决了，问题是VDD / VDDA 掉电“不同步”
现象：VDDA 负载轻→掉电比 VDD 慢，内部“VBAT 开关”仍 ...

[md]学习到了