STM32F302中ADC双重交替模式采样频率，12bit模式极限只能达到8MHz采样率，达不到指标上的10MHz采样率？

在STM32F302中，即使使用双重交替模式，12bit分辨率下实测极限采样率只能达到约8 MSPS，而按数据手册“最高18 MSPS”似乎应能到10 MHz，原因主要出在以下几个现实瓶颈：

1. ADC时钟与采样窗口 12bit模式要保证SAR建立精度，数据手册要求ADCCLK≤72MHz，但推荐转换时钟不超过~60MHz。若采样时间取最小1.5周期，总转换时间≈14个ADC周期。 当ADCCLK=72MHz时，单ADC理论吞吐率72/14≈5.1MSPS，两ADC交替也只能到≈10.2MSPS。但此时源阻抗必须<0.1kΩ，板级几乎做不到，于是不得不把采样时间拉长到2.5~4.5周期，单ADC吞吐掉到4MSPS左右，双重模式自然落在8MSPS附近。

2. 模拟前端带宽与驱动能力 内部采样电容≈5pF，与任何外部串联电阻形成RC。若源阻抗1kΩ，时间常数5ns，1.5周期(21ns@72MHz)只能充到~0.8LSB误差；想保持12bit精度，源阻抗必须<0.1kΩ或继续加长采样期，结果采样率进一步下降

   。

3. DMA/总线带宽 10MSPS×2Byte=20MB/s已接近72MHz Cortex-M4内部AHB的可用带宽上限，同时CPU还要取指令、访问Flash。若FIFO溢出，DMA就会丢采样，实测时往往把速率降到8MSPS以下才能长时间不丢点。

4. 信号幅度与参考噪声 在72MHz ADCCLK、1.5周期采样时，参考引脚瞬态电流可达几十毫安，若VDDA/REF+去耦不足，有效位数会掉到10bit以下，为了维持12bit ENOB，工程师通常再降20%采样率。

因此，器件“18MSPS”指标是在6bit分辨率、理想50Ω源、板级四层参考平面、专用LDO供电的实验室条件下测得；在12bit、普通PCB、普通运放缓冲的工程项目里，8MSPS已是目前能做到的极限。

从数据手册上看， 单端模式时最快的确可以达到5.14MHZ ，但是采样间隔延后几个周期，并不是7.2个周期因此理论上是达不到10Mhz 采样率的。

感谢大神的答疑！

降低到10位，极限可以跑到9MHz。