请教一个问题，PLL_RDY与那个信号或者寄存器是关联的，PLL_RDY信号只与PLL_ON状态有关吗？

1028213292 发表于 2022-5-7 17:49
谢谢回答， VDDA电源稳定，时钟源HSE或者HSI。我想了解一下PLL-RDY信号检测的逻辑，是PLL信号消失后R ...

[md]这个地方我测试的结果是，PLL关闭后RDY位才会被硬件自动清零。如果说只是半途断掉其时钟源，该位似乎还是保持原来就绪状态。 当然，对于PLL的修改，我们一定是先关闭PLL然后修改才会生效。

不知你目前使用的时钟源是哪个，建议你先选用HSI作为PLL的时钟源，然后你重点检查下芯片供电，尤其VDDA部分。

xmshao 发表于 2022-5-7 17:23
不知你目前使用的时钟源是哪个，建议你先选用HSI作为PLL的时钟源，然后你重点检查下芯片供电，尤其VDDA部分 ...

谢谢回答， VDDA电源稳定，时钟源HSE或者HSI。我想了解一下PLL-RDY信号检测的逻辑，是PLL信号消失后RDY信号也会消失，还是说输入源的信号消失才会出现RDY信号检测不到，此时PLL_RDY被置低

产品手册上说这个标志是表明锁相环已经锁定的标志，由硬件置位。也就是说锁相环时钟已经就绪了，可以使用了。对应用层来说足够了。

至于如何检测和设定的，这个是电路（微电子）设计的内容，一般来说对用户不会详细描述的。