前言
在嵌入式设计中，对大量数据的需求不断增加。存储器（特别是RAM）已成为十分宝贵的资源，了解该存储器的最佳使用方式是获得最佳性能的关键所在。
8 q0 T4 @4 d8 K' B! K' }3 x" A# t) I本应用笔记旨在帮助用户通过研究不同场景，从STM32F413/F423微控制器的更高SRAM性能和更低功耗中获益。
主要目标是介绍架构设计和系统模块功能，可以对它们进行调整以优化应用。
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1 STM32F413/F423系统架构概述
, O& @# M$ Y: U! Z优化系统性能的第一步是了解系统的高层架构图 1显示了STM32F4系列的简化框图。

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9 U4 Y# a! J* m8 O) K1.1 STM32F413/F423内核总线
; W( E, c4 S1 v9 z, }STM32F413/F423器件基于带有FPU（浮点单元）内核的Cortex®-M4内核，它使用哈佛体系结构，结合存储器映射总线。
总线矩阵提供从主设备到从设备的访问，可实现并发访问和高效运行。
( j" v. e* H2 B! X• I-bus：内核用来从包含代码的存储器（内部闪存/SRAM）取指令的指令总线。
• D-bus：内核用来进行文字加载和对/从包含代码或数据的存储器（内部闪存/SRAM）进行调试访问的数据总线。
# W0 W+ V: {0 U4 A$ d+ {• S-Bus：内核用来访问外设或SRAM中数据的系统总线。也可通过该总线取指令。该总线的访问目标是内部SRAM，AHB 1外设包括APB外设和AHB2外设。
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1.2 嵌入式SRAM
STM32F413/F423具有320 K字节SRAM。
该内置SRAM分为两块：
• 映射到地址0x2000_0000的SRAM1，所有AHB主设备均可访问。
• 映射到地址0x2004_0000的SRAM2，所有AHB主设备均可访问。
; T' Q, ^1 w! P: q5 O( [/ o; k1 u在STM32F413/F423中，可按以下方式访问SRAM2：
! I; g/ \7 b7 k& `+ t• 可通过I-Code总线取指令。通过D-Code总线执行数据访问。
• 可通过系统总线取指令和访问数据。
: }2 i! U0 u! b& ?9 q• 数据访问是别名。指令访问不是别名。
% j) @9 R/ H. S" l) I独立总线在加载或存储指令时十分有用，因为可以同时取指令和访问数据，无需插入总线矩阵仲裁。
当SRAM2被映射到地址范围0x1000 0000至0x1000 FFFF时，CPU可通过I-bus和D-bus访问SRAM2存储器。
系统总线的访问周期时间取决于访问类型：
& f7 N& B9 p6 T. P5 a7 m• 系统总线数据访问不会增加内核的延时。
• 指令访问会增加一个等待状态的内核延时。
* x+ D6 w4 T7 G将代码和数据存入两个SRAM块有助于提高并行能力和整体性能。
: S7 g! ?; a$ n1 h注： 对于典型应用，通过在SRAM2中插入关键代码和在SRAM1中插入数据和堆栈可获得最佳性能。

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1.3 性能和功耗的比较研究
) `6 A: J, _% L% D6 h2 S使用Core-Mark算法执行性能和功耗的比较研究。
按照上述建议和以下系统配置执行该算法：
系统配置：
1. 从闪存执行
* a% O  C0 u5 }  C& y% X2 a0 V2. 从SRAM执行
测试条件：
• 在室温20℃和VDD=3.3V的条件下执行测试。
6 Y6 K4 b" G& k" Z2 e8 u, D( @• 如果从闪存运行，
# V+ ?/ x$ s2 L+ ?2 \# x% ]– ART使能
) N& Z& [  z* N3 A  S– 添加3个等待状态（WS）。

1.3.1 第一种场景：从闪存执行代码，同时数据存放在SRAM1中



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+ C" u, K  P4 U9 H/ m. I4 z
) X- a$ W' E7 i6 v1 a! \1.3.2 第二种场景：从SRAM2执行代码，同时数据存放在SRAM1中

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1.3.3 性能结果的比较研究
表 1显示了获得的结果：
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2 E" q6 l8 F! }/ ?0 Q
1.3.4 功耗结果的比较研究
. N' |! W7 k2 M* O! Y' t' g表 2显示了获得的结果：
: J' G0 B$ ]: R9 R' a0 B0 q! E' o  O


5 v! O; e9 c$ Z/ o6 P5 L完整版请查看：附件

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