1文中的缩写
% g2 n1 C8 A/ E4 a# K1.1寄存器描述表中使用的缩写列表
7 l( V, O7 q& \/ n) z3 E9 f. a在对寄存器的描述中使用了下列缩写：


: ]) K# \# D" u9 T; F2 g$ a

" G5 B; I) p4 `8 y7 [% r; D3 q4 m1.2 术语表
● 小容量产品是指闪存存储器容量在16K至32K字节之间的STM32F101xx、STM32F102xx和STM32F103xx微控制器。
● 中容量产品是指闪存存储器容量在64K至128K字节之间的STM32F101xx、STM32F102xx和STM32F103xx微控制器。
. C# G' T4 A) ^9 {; q' `● 大容量产品是指闪存存储器容量在256K至512K字节之间的STM32F101xx和STM32F103xx微控制器。
9 a  \6 b; V0 G) Y: k● 互联型产品是STM32F105xx和STM32F107xx微控制器。

) r! i- |! @. ^. t8 k0 Q3 p1.3 可用的外设
0 w5 F* {7 Y7 X3 v有关STM32微控制器系列全部型号中，某外设存在与否及其数目，请查阅相应的小容量、中容量或者大容量STM32F101xx和STM32F103xx以及小容量和中容量STM32F102xx的数据手册，以及STM32F105xx/STM32F107xx数据手册。

2 存储器和总线构架
- T5 T. ~) K. J! u+ }2.1 系统构架
在小容量、中容量和 大容量产品中，主系统由以下部分构成：
● 四个驱动单元：
3 W. |1 G9 w2 B4 C$ o─ Cortex™-M3内核DCode总线(D-bus)，和系统总线(S-bus)
─ 通用DMA1和通用DMA2
● 四个被动单元
─ 内部SRAM
3 O& `, Q* |( M2 _) p* w, L0 X4 {─ 内部闪存存储器
─ FSMC
0 c$ @0 P# l( d; }( x1 W─ AHB到APB的桥(AHB2APBx)，它连接所有的APB设备
3 ]( v) y* l  [& b这些都是通过一个多级的AHB总线构架相互连接的，如下图图1所示：
; z6 @/ ~: [- }+ Z, ]& P- j

# d/ M% I; R" _- |. ]: W
* s+ y1 n5 _+ P/ x; i
3 e( @: W  [! i  B
在互联型产品中，主系统由以下部分构成：
1 ]" R$ O  n. c! i● 五个驱动单元：
, ^6 r- t, {" N/ I/ t  J─ Cortex™-M3内核DCode总线(D-bus)，和系统总线(S-bus)
─ 通用DMA1和通用DMA2
$ R+ O+ W6 N. N  D* F' A# |$ h% i─ 以太网DMA
● 三个被动单元
% T  q$ f* {$ y$ ?1 R. m! I! l! `─ 内部SRAM
8 j. T$ q& i" K5 W% }7 |% A% S─ 内部闪存存储器
) A6 x8 ]* p+ b5 X% L─ AHB到APB的桥(AHB2APBx)，它连接所有的APB设备
/ z5 j' k" s* i9 p# E3 B) h这些都是通过一个多级的AHB总线构架相互连接的，如图2所示：
: S- K3 ]% }! \8 a! N. _8 A



7 n$ U! s! v: A$ M  L2 u% qICode总线
该总线将Cortex™-M3内核的指令总线与闪存指令接口相连接。指令预取在此总线上完成。
- p+ ?5 _$ N5 a7 m2 SDCode总线
该总线将Cortex™-M3内核的DCode总线与闪存存储器的数据接口相连接(常量加载和调试访问)。
, L5 Q( h4 T9 i* l% }# K8 P. i系统总线
此总线连接Cortex™-M3内核的系统总线(外设总线)到总线矩阵，总线矩阵协调着内核和DMA间的访问。
DMA总线
1 d/ a: t) F+ z$ e6 F+ c/ Y此总线将DMA的AHB主控接口与总线矩阵相联，总线矩阵协调着CPU的DCode和DMA到SRAM、闪存和外设的访问。

4 i0 [- |0 ?4 H' q) C总线矩阵
总线矩阵协调内核系统总线和DMA主控总线之间的访问仲裁，仲裁利用轮换算法。在互联型产品中，总线矩阵包含5个驱动部件(CPU的DCode、系统总线、以太网DMA、DMA1总线和DMA2总线)和3个从部件(闪存存储器接口(FLITF)、SRAM和AHB2APB桥)。在其它产品中总线矩阵包含4个驱动部件(CPU的DCode、系统总线、DMA1总线和DMA2总线)和4个被动部件(闪存存储器接口(FLITF)、SRAM、FSMC和AHB2APB桥)。
5 e" y0 I* M  E) tAHB外设通过总线矩阵与系统总线相连，允许DMA访问。

5 v+ z& U- J& q6 ~* R3 a2 UAHB/APB桥(APB)
两个AHB/APB桥在AHB和2个APB总线间提供同步连接。APB1操作速度限于36MHz，APB2操作于全速(最高72MHz)。
9 T- R0 I3 c" {3 C7 S% j有关连接到每个桥的不同外设的地址映射请参考表1。在每一次复位以后，所有除SRAM和FLITF以外的外设都被关闭，在使用一个外设之前，必须设置寄存器RCC_AHBENR来打开该外设的时钟。
注意： 当对APB寄存器进行8位或者16位访问时，该访问会被自动转换成32位的访问：桥会自动将8位
或者32位的数据扩展以配合32位的向量。
+ `: A  m! d1 W; o( W. T
: o: c. W6 K1 F* F
完整版请查看：附件

* R$ ]  B* a- B


- r( }* I: |2 U: w2 F3 r9 ^' P; S