01. 概述
& {; b+ U+ b) J/ g: zFSMC 相关的库函数分布在 stm32f4xx_fsmc.c 文件和头文件 stm32f4xx_fsmc.h 中。

/ {+ ~- _& w. m7 X3 f4 E; i+ s5 v) Y02. 相关类型
FSMC_NORSRAMTimingInitTypeDef类型
, |! \4 Y4 k' p+ k3 T/ |) \

1. 
     F* Q$ y6 ?. a% I
2. /**
   
3.   * @brief  Timing parameters For NOR/SRAM Banks  
   
4.   */
   
5. typedef struct
   3 t* L% F: y$ w% S9 B
6. {
   
7.   uint32_t FSMC_AddressSetupTime;       /*!< Defines the number of HCLK cycles to configure
   # g( ^+ M1 n* ^& s6 W2 V
8.                                              the duration of the address setup time.
   
9.                                              This parameter can be a value between 0 and 0xF.
   $ F" ?6 V1 f; A. k, h. ]* H
10.                                              @note This parameter is not used with synchronous NOR Flash memories. */
    
11. 
    , D) J$ R6 h9 E2 W, F
12.   uint32_t FSMC_AddressHoldTime;        /*!< Defines the number of HCLK cycles to configure
    
13.                                              the duration of the address hold time.
    + `  @1 w' x1 ^+ t( S0 s6 D9 a
14.                                              This parameter can be a value between 0 and 0xF.
    
15.                                              @note This parameter is not used with synchronous NOR Flash memories.*/
    ( E: |7 n) Q; D7 r% V7 ^; B6 D' v4 y
16. 
    
17.   uint32_t FSMC_DataSetupTime;          /*!< Defines the number of HCLK cycles to configure
    
18.                                              the duration of the data setup time.
    ' J* d! J2 W( h3 _0 p/ I
19.                                              This parameter can be a value between 0 and 0xFF.
    
20.                                              @note This parameter is used for SRAMs, ROMs and asynchronous multiplexed NOR Flash memories. */
    ' J  U  J3 ?, W5 V) d7 ?9 G: Q
21. 
    
22.   uint32_t FSMC_BusTurnAroundDuration;  /*!< Defines the number of HCLK cycles to configure
    
23.                                              the duration of the bus turnaround.
    
24.                                              This parameter can be a value between 0 and 0xF.
    
25.                                              @note This parameter is only used for multiplexed NOR Flash memories. */
    / J5 m/ W" q  `5 C) \
26. 
    
27.   uint32_t FSMC_CLKDivision;            /*!< Defines the period of CLK clock output signal, expressed in number of HCLK cycles.
    
28.                                              This parameter can be a value between 1 and 0xF.
    
29.                                              @note This parameter is not used for asynchronous NOR Flash, SRAM or ROM accesses. */
    : H' C9 T, _6 Z" A9 t- p0 B
30. 
    
31.   uint32_t FSMC_DataLatency;            /*!< Defines the number of memory clock cycles to issue
    
32.                                              to the memory before getting the first data.
    
33.                                              The parameter value depends on the memory type as shown below:
    
34.                                               - It must be set to 0 in case of a CRAM
    - P$ A' u7 X6 e/ j0 y' x, g
35.                                               - It is don't care in asynchronous NOR, SRAM or ROM accesses
    
36.                                               - It may assume a value between 0 and 0xF in NOR Flash memories
    " Y' H: j7 M5 q2 l
37.                                                 with synchronous burst mode enable */
    ! q% N9 z9 a; Y1 ]+ G1 ~- G+ y8 \
38. 
    % z% z0 s% W  Y; z/ a5 C
39.   uint32_t FSMC_AccessMode;             /*!< Specifies the asynchronous access mode.
    
40.                                              This parameter can be a value of @ref FSMC_Access_Mode */
    
41. }FSMC_NORSRAMTimingInitTypeDef;

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FSMC_NORSRAMInitTypeDef类型
$ n4 `3 Q# |* \& l- X, w

1. /**
   ; o2 E( |% R3 B- ]4 }
2.   * @brief  FSMC NOR/SRAM Init structure definition
   
3.   */
   
4. typedef struct
   ( M1 D# Z' W8 B: T
5. {
   * N3 Z( m$ w/ B8 \5 s" N- \2 U
6.   uint32_t FSMC_Bank;                /*!< Specifies the NOR/SRAM memory bank that will be used.
   
7.                                           This parameter can be a value of @ref FSMC_NORSRAM_Bank */
   
8. 
   
9.   uint32_t FSMC_DataAddressMux;      /*!< Specifies whether the address and data values are
   
10.                                           multiplexed on the data bus or not.
    8 p( F9 S1 h) T# I
11.                                           This parameter can be a value of @ref FSMC_Data_Address_Bus_Multiplexing */
    
12. 
    / {+ A" S$ {: z! r7 K& O# b& c
13.   uint32_t FSMC_MemoryType;          /*!< Specifies the type of external memory attached to
    , |) ]' j/ P) E5 B; F
14.                                           the corresponding memory bank.
    9 d( `# g8 ]  r3 z6 ^- a
15.                                           This parameter can be a value of @ref FSMC_Memory_Type */
    7 h4 P- i+ ]% d, {
16. 
    
17.   uint32_t FSMC_MemoryDataWidth;     /*!< Specifies the external memory device width.
    ' h1 K1 \- U) u2 |, _
18.                                           This parameter can be a value of @ref FSMC_Data_Width */
    
19. 
    ( i4 v) x. n' J' s9 y% H
20.   uint32_t FSMC_BurstAccessMode;     /*!< Enables or disables the burst access mode for Flash memory,
    ! a; J: B" ~3 y1 y/ N( F& v( h! ^3 A
21.                                           valid only with synchronous burst Flash memories.
    ( z9 P5 v* J7 Z1 Y$ x' m- _
22.                                           This parameter can be a value of @ref FSMC_Burst_Access_Mode */
    6 C7 k, i1 i0 \9 H5 p
23. 
    ( z% D+ G  t1 D8 `7 t1 @0 q$ {
24.   uint32_t FSMC_AsynchronousWait;     /*!< Enables or disables wait signal during asynchronous transfers,
    
25.                                           valid only with asynchronous Flash memories.
    , `3 N' W3 [" ?, M4 ^2 k
26.                                           This parameter can be a value of @ref FSMC_AsynchronousWait */                                          
    
27. 
    / _& a3 d& m; r
28.   uint32_t FSMC_WaitSignalPolarity;  /*!< Specifies the wait signal polarity, valid only when accessing
    
29.                                           the Flash memory in burst mode.
    
30.                                           This parameter can be a value of @ref FSMC_Wait_Signal_Polarity */
    
31. 
    
32.   uint32_t FSMC_WrapMode;            /*!< Enables or disables the Wrapped burst access mode for Flash
    
33.                                           memory, valid only when accessing Flash memories in burst mode.
    $ o, ]2 {) |0 @& |( s% D% T
34.                                           This parameter can be a value of @ref FSMC_Wrap_Mode */
    
35. 
    ) w# E& k. S. M
36.   uint32_t FSMC_WaitSignalActive;    /*!< Specifies if the wait signal is asserted by the memory one
    , [- a' X% j5 K2 b4 @- n
37.                                           clock cycle before the wait state or during the wait state,
    7 O. Q, j; J3 t7 N
38.                                           valid only when accessing memories in burst mode.
    
39.                                           This parameter can be a value of @ref FSMC_Wait_Timing */
    7 f3 `! k* t- a+ V% |' f. w
40. 
    + u4 S, v9 R) c
41.   uint32_t FSMC_WriteOperation;      /*!< Enables or disables the write operation in the selected bank by the FSMC.
    
42.                                           This parameter can be a value of @ref FSMC_Write_Operation */
    
43. 
    
44.   uint32_t FSMC_WaitSignal;          /*!< Enables or disables the wait state insertion via wait
    ' m: f& Q( U2 p- V; L, f7 h
45.                                           signal, valid for Flash memory access in burst mode.
    
46.                                           This parameter can be a value of @ref FSMC_Wait_Signal */
    
47. 
    ! q& q# ~5 ~6 c: v1 X
48.   uint32_t FSMC_ExtendedMode;        /*!< Enables or disables the extended mode.
    , R2 j3 n+ F! u
49.                                           This parameter can be a value of @ref FSMC_Extended_Mode */
    
50. 
    
51.   uint32_t FSMC_WriteBurst;          /*!< Enables or disables the write burst operation.
    
52.                                           This parameter can be a value of @ref FSMC_Write_Burst */
    $ S, U' l! K2 T8 F; ?( ]
53. 
    " [, m# _3 @2 A3 F" m$ U7 O0 L
54.   FSMC_NORSRAMTimingInitTypeDef* FSMC_ReadWriteTimingStruct; /*!< Timing Parameters for write and read access if the  Extended Mode is not used*/  
    
55. 
    
56.   FSMC_NORSRAMTimingInitTypeDef* FSMC_WriteTimingStruct;     /*!< Timing Parameters for write access if the  Extended Mode is used*/      
    
57. }FSMC_NORSRAMInitTypeDef;

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6 f5 k9 r7 g7 V- S# nFSMC_NAND_PCCARDTimingInitTypeDef类型

1. /**
   & e( t4 A3 n2 T! A% S, o" b
2.   * @brief  Timing parameters For FSMC NAND and PCCARD Banks
   6 I4 h2 y# l3 r& F6 x
3.   */
   
4. typedef struct
   . n6 k1 |6 B1 U5 T7 W( F& }* Y1 O
5. {
   9 a3 R; A6 R  u) W4 ^
6.   uint32_t FSMC_SetupTime;      /*!< Defines the number of HCLK cycles to setup address before
   . q% {, a6 R( Q% o
7.                                      the command assertion for NAND Flash read or write access
   
8.                                      to common/Attribute or I/O memory space (depending on
   * V" ^! a6 @- P4 h! W
9.                                      the memory space timing to be configured).
   " w: }2 E" ]* g9 G+ m1 h
10.                                      This parameter can be a value between 0 and 0xFF.*/
    # C' V& [$ u2 e: Q& x3 P4 K
11. 
    5 I6 U4 f, w! y
12.   uint32_t FSMC_WaitSetupTime;  /*!< Defines the minimum number of HCLK cycles to assert the
    3 l7 M, K/ y5 {, Q; D9 b
13.                                      command for NAND Flash read or write access to
    
14.                                      common/Attribute or I/O memory space (depending on the
    
15.                                      memory space timing to be configured).
    
16.                                      This parameter can be a number between 0x00 and 0xFF */
    
17. 
    
18.   uint32_t FSMC_HoldSetupTime;  /*!< Defines the number of HCLK clock cycles to hold address
    
19.                                      (and data for write access) after the command de-assertion
    # r7 y+ J4 Z& C) C) j/ s
20.                                      for NAND Flash read or write access to common/Attribute
    ! z/ F$ ?; J  w
21.                                      or I/O memory space (depending on the memory space timing
    ) y$ @# K2 }) ^" p  ^/ N* x
22.                                      to be configured).
    9 O, M' c6 l$ z
23.                                      This parameter can be a number between 0x00 and 0xFF */
    . Z- E8 D: _+ Z
24. 
    ! M. N  y' `, C& q/ T7 z
25.   uint32_t FSMC_HiZSetupTime;   /*!< Defines the number of HCLK clock cycles during which the
    + n( z" g- k0 `$ r* n# {% M
26.                                      data bus is kept in HiZ after the start of a NAND Flash
    
27.                                      write access to common/Attribute or I/O memory space (depending
    . O5 o1 J( ?% N
28.                                      on the memory space timing to be configured).
    6 {" k0 _& _" F( U0 M
29.                                      This parameter can be a number between 0x00 and 0xFF */
    
30. }FSMC_NAND_PCCARDTimingInitTypeDef;

复制代码

8 N# H8 s0 n& R7 z! c* X" D$ jFSMC_NANDInitTypeDef类型

1. /**
   
2.   * @brief  FSMC NAND Init structure definition
   
3.   */
   & S( C5 |/ ^$ u4 r
4. typedef struct
   
5. {
   
6.   uint32_t FSMC_Bank;              /*!< Specifies the NAND memory bank that will be used.
   
7.                                       This parameter can be a value of @ref FSMC_NAND_Bank */
   0 R! I0 s# F- G* y3 f. N2 s
8. 
   1 g. J1 _5 ~/ y8 q. j& y1 g. e
9.   uint32_t FSMC_Waitfeature;      /*!< Enables or disables the Wait feature for the NAND Memory Bank.
   
10.                                        This parameter can be any value of @ref FSMC_Wait_feature */
    
11. 
    
12.   uint32_t FSMC_MemoryDataWidth;  /*!< Specifies the external memory device width.
    , G$ f- v: ^- }( g
13.                                        This parameter can be any value of @ref FSMC_Data_Width */
    0 W: S  u8 v+ o# K7 [. d7 s4 U1 e! {
14. 
    
15.   uint32_t FSMC_ECC;              /*!< Enables or disables the ECC computation.
    ) s3 M: p% d. i
16.                                        This parameter can be any value of @ref FSMC_ECC */
    
17. 
    
18.   uint32_t FSMC_ECCPageSize;      /*!< Defines the page size for the extended ECC.
    
19.                                        This parameter can be any value of @ref FSMC_ECC_Page_Size */
    
20. 
    
21.   uint32_t FSMC_TCLRSetupTime;    /*!< Defines the number of HCLK cycles to configure the
    
22.                                        delay between CLE low and RE low.
    : Q, s( U; r' n
23.                                        This parameter can be a value between 0 and 0xFF. */
    : z! s0 D& _6 z# k
24. 
    2 R* N0 N  _' d, x
25.   uint32_t FSMC_TARSetupTime;     /*!< Defines the number of HCLK cycles to configure the
    5 R3 c1 R+ o+ ^' v% G+ d
26.                                        delay between ALE low and RE low.
    
27.                                        This parameter can be a number between 0x0 and 0xFF */
    
28. 
    5 D1 ~) r/ k9 x+ t$ z' j$ o
29.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_CommonSpaceTimingStruct;   /*!< FSMC Common Space Timing */
    
30. 
    
31.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_AttributeSpaceTimingStruct; /*!< FSMC Attribute Space Timing */
    
32. }FSMC_NANDInitTypeDef;

复制代码

" d) C$ y7 R  h# x! l% h# rFSMC_PCCARDInitTypeDef类型

) g( T5 q% `- o, _# ~8 A8 _

1. /**
   ' o+ H- X8 ]! g
2.   * @brief  FSMC PCCARD Init structure definition
   ( F- \1 |. P) w& Z4 d3 r
3.   */
   
4. 
   3 v" T1 ?) c1 v
5. typedef struct
   5 V4 p3 C  j: P$ X# m
6. {
   , }  [1 d2 H8 g0 O) g# T& u
7.   uint32_t FSMC_Waitfeature;    /*!< Enables or disables the Wait feature for the Memory Bank.
   ( Y& e# }1 C- N# V% K
8.                                     This parameter can be any value of @ref FSMC_Wait_feature */
   
9. 
   
10.   uint32_t FSMC_TCLRSetupTime;  /*!< Defines the number of HCLK cycles to configure the
    
11.                                      delay between CLE low and RE low.
    $ S. s% _# ]3 i/ O+ [0 Z
12.                                      This parameter can be a value between 0 and 0xFF. */
    
13. 
    & M4 d+ F$ r0 ^) U, C9 G
14.   uint32_t FSMC_TARSetupTime;   /*!< Defines the number of HCLK cycles to configure the
    
15.                                      delay between ALE low and RE low.
    
16.                                      This parameter can be a number between 0x0 and 0xFF */
    
17. 
    - j- o  _- H" r# I9 B, O$ D/ h6 {! m
18. 
    
19.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_CommonSpaceTimingStruct; /*!< FSMC Common Space Timing */
    # }6 ?) W  |3 D) ]
20. 
    
21.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_AttributeSpaceTimingStruct;  /*!< FSMC Attribute Space Timing */
    % h! s$ {& J) Q! J! x+ X' Q1 R
22. 
    & e# w2 v' E6 w2 [8 B- d
23.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_IOSpaceTimingStruct; /*!< FSMC IO Space Timing */  
    
24. }FSMC_PCCARDInitTypeDef;
    + W; g5 L  M- Z* ^8 H

复制代码

) `3 [) f4 r. [) w! B7 q相关宏定义
1 E) _' w; X7 ~' d2 m0 T4 X
: J$ N5 X0 E8 |8 w2 P' R: d

1. /** @defgroup FSMC_Exported_Constants
   5 L2 B9 r; i& g- [( `* ]/ N7 G- k
2.   * @{
   ) N  t* d6 n7 E% N. _3 D* y
3.   */
   % n4 b4 S& g# S3 g+ }% I7 \$ R
4. 
   
5. /** @defgroup FSMC_NORSRAM_Bank
   
6.   * @{
   + W) E2 \) `% Y- m. z: N
7.   */
   6 A2 h! v3 M# N6 t3 t, R" X
8. #define FSMC_Bank1_NORSRAM1                      ((uint32_t)0x00000000)
   8 n2 f: s7 Q7 w, v, Q
9. #define FSMC_Bank1_NORSRAM2                      ((uint32_t)0x00000002)
   
10. #define FSMC_Bank1_NORSRAM3                      ((uint32_t)0x00000004)
    
11. #define FSMC_Bank1_NORSRAM4                      ((uint32_t)0x00000006)
    
12. /**
    9 D% p- v  d' q( @
13.   * @}
    9 n1 w9 n$ V) g% y
14.   */
    " ^. Y" x3 C4 Y! j3 C+ i
15. 
    # H' v6 d1 b# C
16. /** @defgroup FSMC_NAND_Bank
    . J/ p5 k. [+ l$ W6 I6 [1 Z
17.   * @{
    
18.   */  
    
19. #define FSMC_Bank2_NAND                          ((uint32_t)0x00000010)
    
20. #define FSMC_Bank3_NAND                          ((uint32_t)0x00000100)
    
21. /**
    7 s9 o& Z  O  X9 }2 f0 [0 z
22.   * @}
    5 s4 |7 t  H* S) P( S! H! c
23.   */
    
24. 
    
25. /** @defgroup FSMC_PCCARD_Bank
    
26.   * @{
    % m9 ]8 V1 R1 p0 T! y3 T
27.   */   
    + e9 D' T% [- `; W: R/ p
28. #define FSMC_Bank4_PCCARD                        ((uint32_t)0x00001000)
    : I3 M7 L( U. ]6 j# F4 F
29. /**
    5 ^  |9 V1 r  l, y% B# y$ t: V
30.   * @}
    # ~# d/ ~* a4 f; G
31.   */
    & y1 ?+ z6 f% O
32. 
    
33. #define IS_FSMC_NORSRAM_BANK(BANK) (((BANK) == FSMC_Bank1_NORSRAM1) || \
    
34.                                     ((BANK) == FSMC_Bank1_NORSRAM2) || \
    2 b. ?5 R1 p; U6 }7 R
35.                                     ((BANK) == FSMC_Bank1_NORSRAM3) || \
    
36.                                     ((BANK) == FSMC_Bank1_NORSRAM4))
    ) h9 y$ \; F# D' ^% b) I% ^  \
37. 
    
38. #define IS_FSMC_NAND_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \
      e! c. L) o2 |/ ^4 l2 _0 W
39.                                  ((BANK) == FSMC_Bank3_NAND))
    5 o7 P" w0 ?- O& Q7 U7 v
40. 
      F" a" O& d$ y- f0 E- ~
41. #define IS_FSMC_GETFLAG_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \
    2 i( Q' z2 r) B8 Y2 s% }, q
42.                                     ((BANK) == FSMC_Bank3_NAND) || \
    % U0 o# h- \- \
43.                                     ((BANK) == FSMC_Bank4_PCCARD))
    2 T9 k! c9 n: Q4 l: f
44. 
    
45. #define IS_FSMC_IT_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \
    . k& N/ B7 s2 G' ~5 e8 }
46.                                ((BANK) == FSMC_Bank3_NAND) || \
    4 m; p+ a; O- w4 a+ }
47.                                ((BANK) == FSMC_Bank4_PCCARD))
    
48. 
    
49. /** @defgroup FSMC_NOR_SRAM_Controller
    3 ]# z% n1 M1 K5 o
50.   * @{
    % O. O2 R; d' t4 O/ i
51.   */
    9 m  t: e4 F+ @  G( j
52. 
    
53. /** @defgroup FSMC_Data_Address_Bus_Multiplexing
    * _# z* {" j+ S( X  [6 ]  {3 \+ \
54.   * @{
    3 ?$ d& Z- n. p- j9 v* K; v! [
55.   */
    * `/ r. {: l" x/ o; y5 u
56. 
    1 |$ @2 n4 V( J- d3 L: c% \# H$ d( \
57. #define FSMC_DataAddressMux_Disable                ((uint32_t)0x00000000)
    
58. #define FSMC_DataAddressMux_Enable                 ((uint32_t)0x00000002)
    . n7 Q9 N; y. l
59. #define IS_FSMC_MUX(MUX) (((MUX) == FSMC_DataAddressMux_Disable) || \
    7 i( M& }  {5 {7 Z" }, M0 d
60.                           ((MUX) == FSMC_DataAddressMux_Enable))
    1 U6 L% |0 s) Y
61. /**
    % W) p) D* a) a- M8 ]9 C
62.   * @}
    % \# M8 Y, f7 O3 J
63.   */
    
64. 
    
65. /** @defgroup FSMC_Memory_Type
    9 l# |3 m( \' z8 c2 y
66.   * @{
    
67.   */
    
68. 
    7 |  N2 ^) G4 D9 L+ G5 H+ ^$ l7 o
69. #define FSMC_MemoryType_SRAM                     ((uint32_t)0x00000000)
    ; z1 X9 j& S" ~5 O
70. #define FSMC_MemoryType_PSRAM                    ((uint32_t)0x00000004)
    
71. #define FSMC_MemoryType_NOR                      ((uint32_t)0x00000008)
    
72. #define IS_FSMC_MEMORY(MEMORY) (((MEMORY) == FSMC_MemoryType_SRAM) || \
    ) D; o5 z- h  L8 Q, O( a
73.                                 ((MEMORY) == FSMC_MemoryType_PSRAM)|| \
    
74.                                 ((MEMORY) == FSMC_MemoryType_NOR))
    
75. /**
    , O, N0 _6 Y4 r+ @0 T& x4 x
76.   * @}
    3 n# \" p1 W2 C1 E
77.   */
    
78. 
    
79. /** @defgroup FSMC_Data_Width
    4 k( ?) J/ c# W
80.   * @{
    - b0 d/ C: Q& R9 M# b, Q; x% ^& V% H
81.   */
    
82. 
    
83. #define FSMC_MemoryDataWidth_8b                  ((uint32_t)0x00000000)
    
84. #define FSMC_MemoryDataWidth_16b                 ((uint32_t)0x00000010)
    
85. #define IS_FSMC_MEMORY_WIDTH(WIDTH) (((WIDTH) == FSMC_MemoryDataWidth_8b) || \
    $ N( b4 q7 v5 V0 e
86.                                      ((WIDTH) == FSMC_MemoryDataWidth_16b))
    
87. /**
    $ L% W2 m0 H. m+ b9 X1 {! w
88.   * @}
    
89.   */
    
90. 
    ; B5 V2 M0 T7 R: z3 a  j# h
91. /** @defgroup FSMC_Burst_Access_Mode
    
92.   * @{
    
93.   */
    , G! {$ A& w$ r, N1 C
94. 
    
95. #define FSMC_BurstAccessMode_Disable             ((uint32_t)0x00000000)
    
96. #define FSMC_BurstAccessMode_Enable              ((uint32_t)0x00000100)
    . q( I8 p$ i0 z( R5 U) [
97. #define IS_FSMC_BURSTMODE(STATE) (((STATE) == FSMC_BurstAccessMode_Disable) || \
    
98.                                   ((STATE) == FSMC_BurstAccessMode_Enable))
    9 G8 g6 Y- G# _0 a4 t! [1 a
99. /**
    9 v3 ^$ k- u2 k3 K/ ]5 c9 ^
100.   * @}
     8 n! F: D3 v1 L1 A( E
101.   */
     / f6 B: E! \, N7 U
102. 
     # c  N) N8 j# v% }8 K
103. /** @defgroup FSMC_AsynchronousWait
     
104.   * @{
     
105.   */
     
106. #define FSMC_AsynchronousWait_Disable            ((uint32_t)0x00000000)
     
107. #define FSMC_AsynchronousWait_Enable             ((uint32_t)0x00008000)
     
108. #define IS_FSMC_ASYNWAIT(STATE) (((STATE) == FSMC_AsynchronousWait_Disable) || \
     
109.                                  ((STATE) == FSMC_AsynchronousWait_Enable))
     * @, F: `. q8 z3 x6 e7 g2 ~: E
110. /**
     
111.   * @}
     0 G4 @0 c  ~" Y" w; g) M: e
112.   */
     / D$ P; r' J5 h: }  b! c
113. 
     ' s( Z. ~: e, R- g
114. /** @defgroup FSMC_Wait_Signal_Polarity
     4 S" N0 @1 I0 D' }
115.   * @{
     
116.   */
     
117. #define FSMC_WaitSignalPolarity_Low              ((uint32_t)0x00000000)
     4 D3 h% X# v. T4 ]! |
118. #define FSMC_WaitSignalPolarity_High             ((uint32_t)0x00000200)
     
119. #define IS_FSMC_WAIT_POLARITY(POLARITY) (((POLARITY) == FSMC_WaitSignalPolarity_Low) || \
     6 B% `1 _8 a! |2 {0 ]( a
120.                                          ((POLARITY) == FSMC_WaitSignalPolarity_High))
     / c( @. |9 q5 |5 a
121. /**
     8 U6 f$ L5 t. u* X, J
122.   * @}
     $ Q9 U, A6 e, m$ y3 F, k
123.   */
     
124. 
     8 P- j$ W7 Q: ~  C$ T
125. /** @defgroup FSMC_Wrap_Mode
       ]( \1 S4 \7 p! e
126.   * @{
     ( M" \  X- E4 v- E
127.   */
       M( g, @& m# g6 C  u  E4 p
128. #define FSMC_WrapMode_Disable                    ((uint32_t)0x00000000)
     % d4 s5 D9 u3 H; L) a
129. #define FSMC_WrapMode_Enable                     ((uint32_t)0x00000400)
       l* Z* k" }5 |3 \
130. #define IS_FSMC_WRAP_MODE(MODE) (((MODE) == FSMC_WrapMode_Disable) || \
     
131.                                  ((MODE) == FSMC_WrapMode_Enable))
     ! T$ Z" n) h5 f! X8 G
132. /**
     / v7 T1 p9 I$ }* M- I+ M' a6 _/ W
133.   * @}
     
134.   */
     
135. 
     0 ]* C& c9 i" Y6 U$ ], a! [
136. /** @defgroup FSMC_Wait_Timing
     
137.   * @{
     
138.   */
     
139. #define FSMC_WaitSignalActive_BeforeWaitState    ((uint32_t)0x00000000)
     * d# ~" t, E/ J/ `  \
140. #define FSMC_WaitSignalActive_DuringWaitState    ((uint32_t)0x00000800)
     
141. #define IS_FSMC_WAIT_SIGNAL_ACTIVE(ACTIVE) (((ACTIVE) == FSMC_WaitSignalActive_BeforeWaitState) || \
     
142.                                             ((ACTIVE) == FSMC_WaitSignalActive_DuringWaitState))
     
143. /**
     $ s5 G: A4 P/ y% B' _7 D
144.   * @}
     + R4 M4 G7 s2 Z7 j/ i
145.   */
     
146. 
     3 A: W/ i  v# |, j2 F
147. /** @defgroup FSMC_Write_Operation
     . ~+ @/ m. M$ J1 l
148.   * @{
     5 J8 F# R. W9 T1 Z
149.   */
     1 G' O3 `" x; n
150. #define FSMC_WriteOperation_Disable                     ((uint32_t)0x00000000)
     6 o  K3 E! S; B7 T0 Z4 `1 C
151. #define FSMC_WriteOperation_Enable                      ((uint32_t)0x00001000)
     * q( X* ~6 H. K6 G. S
152. #define IS_FSMC_WRITE_OPERATION(OPERATION) (((OPERATION) == FSMC_WriteOperation_Disable) || \
     % W) C& B+ i. h2 z1 x0 c0 C
153.                                             ((OPERATION) == FSMC_WriteOperation_Enable))                        
     
154. /**
     
155.   * @}
     / H" N( m0 ^" G
156.   */
     
157. 
     
158. /** @defgroup FSMC_Wait_Signal
     
159.   * @{
     
160.   */
     
161. #define FSMC_WaitSignal_Disable                  ((uint32_t)0x00000000)
     
162. #define FSMC_WaitSignal_Enable                   ((uint32_t)0x00002000)
     
163. #define IS_FSMC_WAITE_SIGNAL(SIGNAL) (((SIGNAL) == FSMC_WaitSignal_Disable) || \
     8 q5 Y6 j4 J& j
164.                                       ((SIGNAL) == FSMC_WaitSignal_Enable))
     
165. /**
     ; _3 ~9 Z8 ]! D2 I9 I
166.   * @}
     3 {% x  f5 U, u; u) j
167.   */
     1 {* m" ~% m. r6 }3 W) o% `
168. 
     6 K; i/ F3 l% a5 k
169. /** @defgroup FSMC_Extended_Mode
     
170.   * @{
     8 W  K8 H6 b/ S/ M& X/ _; ~5 r; f
171.   */
     
172. #define FSMC_ExtendedMode_Disable                ((uint32_t)0x00000000)
       `( t7 K8 A# I7 Z
173. #define FSMC_ExtendedMode_Enable                 ((uint32_t)0x00004000)
     4 c! a- |9 @( {+ A2 b
174. 
     . B' O6 ?, A  U3 g, A5 B$ Y, P" i/ W
175. #define IS_FSMC_EXTENDED_MODE(MODE) (((MODE) == FSMC_ExtendedMode_Disable) || \
     - A( f: R7 p% f
176.                                      ((MODE) == FSMC_ExtendedMode_Enable))
     
177. /**
     
178.   * @}
     
179.   */
     
180. 
     2 B) [7 `6 ~+ f2 V- Z1 F
181. /** @defgroup FSMC_Write_Burst
     
182.   * @{
     
183.   */
     
184. 
     
185. #define FSMC_WriteBurst_Disable                  ((uint32_t)0x00000000)
     
186. #define FSMC_WriteBurst_Enable                   ((uint32_t)0x00080000)
     
187. #define IS_FSMC_WRITE_BURST(BURST) (((BURST) == FSMC_WriteBurst_Disable) || \
     
188.                                     ((BURST) == FSMC_WriteBurst_Enable))
     
189. /**
     - j' l/ g. {0 M  x9 ^3 W
190.   * @}
     
191.   */
     1 K6 A+ Q- d" ~9 u
192. 
     & _* l% j* U+ w  P) x- h
193. /** @defgroup FSMC_Address_Setup_Time
     % G# E' F! p6 e4 o
194.   * @{
     + b& u) E" V- R: P" H
195.   */
     
196. #define IS_FSMC_ADDRESS_SETUP_TIME(TIME) ((TIME) <= 0xF)
     
197. /**
     
198.   * @}
     4 |; t+ u" I* @- V# m
199.   */
     
200. 
     ' J2 f4 v' s1 J! F7 p
201. /** @defgroup FSMC_Address_Hold_Time
     8 d, M( z- r7 z8 o( s
202.   * @{
     
203.   */
     
204. #define IS_FSMC_ADDRESS_HOLD_TIME(TIME) ((TIME) <= 0xF)
     
205. /**
     * x8 A1 U  c$ {& p  D
206.   * @}
     
207.   */
     
208. 
     8 b  q9 h) j/ }+ v0 Y
209. /** @defgroup FSMC_Data_Setup_Time
     
210.   * @{
     $ ?; p# C4 `8 L( Y4 _5 y
211.   */
     8 n5 h; j9 @) b# V: o3 c9 Q/ ?
212. #define IS_FSMC_DATASETUP_TIME(TIME) (((TIME) > 0) && ((TIME) <= 0xFF))
     8 `( q0 c' [" N0 f, l
213. /**
     
214.   * @}
     ) B# J% E! h9 ?) ~! I
215.   */
     
216. 
     6 d5 g2 k+ g0 ]8 K# W0 R0 {7 i
217. /** @defgroup FSMC_Bus_Turn_around_Duration
     5 L( \. l8 V  G+ F+ C
218.   * @{
     
219.   */
     5 Q7 \6 ?6 p* ]7 ~" i3 e5 A# L+ C4 j
220. #define IS_FSMC_TURNAROUND_TIME(TIME) ((TIME) <= 0xF)
     0 J' Z, ]% D+ R% r) z
221. /**
     9 l3 x1 Z2 k4 \; N$ ^
222.   * @}
     . ^; }; _5 |+ Y/ L" a! j, O0 k
223.   */
     : f) }, Q5 e2 I2 {3 w2 B
224. 
     
225. /** @defgroup FSMC_CLK_Division
     
226.   * @{
     * e% V) A* ?* f$ q1 b7 L
227.   */
     1 |2 O, f5 d( \; N2 g/ W' |' |
228. #define IS_FSMC_CLK_DIV(DIV) ((DIV) <= 0xF)
     , `- z) C# M- H6 B
229. /**
     0 v5 p- a0 z) G# G: g# a
230.   * @}
     & Z; _) S& S7 {6 w) k
231.   */
     
232. 
     
233. /** @defgroup FSMC_Data_Latency
     2 Q" c0 ^/ x& {& r0 }* q$ G
234.   * @{
     ; e, j, k5 L9 w0 b
235.   */
     ! r4 ?& o+ p/ T! `
236. #define IS_FSMC_DATA_LATENCY(LATENCY) ((LATENCY) <= 0xF)
     - |8 b1 m% d( U4 T7 T9 I
237. /**
     " J5 [; ]/ m0 r% J% C, h! d
238.   * @}
     # E7 ?2 c( e6 _. b0 J
239.   */
     
240. 
     # C4 j1 p2 ?" R/ B8 O% |
241. /** @defgroup FSMC_Access_Mode
     
242.   * @{
     
243.   */
     
244. #define FSMC_AccessMode_A                        ((uint32_t)0x00000000)
     
245. #define FSMC_AccessMode_B                        ((uint32_t)0x10000000)
     
246. #define FSMC_AccessMode_C                        ((uint32_t)0x20000000)
     1 v# R8 b1 L; G6 M% `" ?' @7 ^) Z3 z
247. #define FSMC_AccessMode_D                        ((uint32_t)0x30000000)
     0 d0 O0 t0 v' j  }0 |
248. #define IS_FSMC_ACCESS_MODE(MODE) (((MODE) == FSMC_AccessMode_A) || \
     ' _: r( x" q( n' ]2 `1 s
249.                                    ((MODE) == FSMC_AccessMode_B) || \
     
250.                                    ((MODE) == FSMC_AccessMode_C) || \
     
251.                                    ((MODE) == FSMC_AccessMode_D))
     
252. /**
     
253.   * @}
     
254.   */
     
255. 
     3 ~3 j) e! h( H% ?$ [
256. /**
     
257.   * @}
     * G  D) y+ a6 W( r) {% Z
258.   */
     4 I# t5 R- d; p/ Z" d
259. 
     8 I) e. S9 S8 o
260. /** @defgroup FSMC_NAND_PCCARD_Controller
     " k& j9 ?) }5 X; O
261.   * @{
     
262.   */
     
263. 
     + S; ?7 R( {; N4 J; N8 ?* I' d
264. /** @defgroup FSMC_Wait_feature
     
265.   * @{
     9 V1 U9 I, T* f8 u# \) h8 H% s* t# n
266.   */
     
267. #define FSMC_Waitfeature_Disable                 ((uint32_t)0x00000000)
     # D7 o% `) A4 `3 ?5 E0 W* O
268. #define FSMC_Waitfeature_Enable                  ((uint32_t)0x00000002)
     
269. #define IS_FSMC_WAIT_FEATURE(FEATURE) (((FEATURE) == FSMC_Waitfeature_Disable) || \
     
270.                                        ((FEATURE) == FSMC_Waitfeature_Enable))
     
271. /**
     
272.   * @}
     , s' [& z; h4 B! j: Q3 M6 o6 H6 z
273.   */
     
274. 
     
275. 
     . K3 ~1 p' n" Q8 _7 E% p" Z9 Z& h3 _
276. /** @defgroup FSMC_ECC
     
277.   * @{
     
278.   */
     2 _5 n+ O1 `! l# x
279. #define FSMC_ECC_Disable                         ((uint32_t)0x00000000)
     
280. #define FSMC_ECC_Enable                          ((uint32_t)0x00000040)
     
281. #define IS_FSMC_ECC_STATE(STATE) (((STATE) == FSMC_ECC_Disable) || \
     
282.                                   ((STATE) == FSMC_ECC_Enable))
     
283. /**
     
284.   * @}
     & e1 Z; D, _) }, f
285.   */
     
286. 
     
287. /** @defgroup FSMC_ECC_Page_Size
     
288.   * @{
     % ^: f$ v* }0 e
289.   */
     $ T' |4 Z/ I' a2 v
290. #define FSMC_ECCPageSize_256Bytes                ((uint32_t)0x00000000)
     " d2 c7 ?, ~8 G! t4 {% q) D
291. #define FSMC_ECCPageSize_512Bytes                ((uint32_t)0x00020000)
     
292. #define FSMC_ECCPageSize_1024Bytes               ((uint32_t)0x00040000)
     
293. #define FSMC_ECCPageSize_2048Bytes               ((uint32_t)0x00060000)
     ! R2 K; y1 h- ]' y/ ~+ c
294. #define FSMC_ECCPageSize_4096Bytes               ((uint32_t)0x00080000)
     
295. #define FSMC_ECCPageSize_8192Bytes               ((uint32_t)0x000A0000)
     5 g6 w$ H5 l( F; ?0 G& Q
296. #define IS_FSMC_ECCPAGE_SIZE(SIZE) (((SIZE) == FSMC_ECCPageSize_256Bytes) || \
     
297.                                     ((SIZE) == FSMC_ECCPageSize_512Bytes) || \
     * s8 d3 A1 `6 o9 d* S
298.                                     ((SIZE) == FSMC_ECCPageSize_1024Bytes) || \
     
299.                                     ((SIZE) == FSMC_ECCPageSize_2048Bytes) || \
     
300.                                     ((SIZE) == FSMC_ECCPageSize_4096Bytes) || \
     
301.                                     ((SIZE) == FSMC_ECCPageSize_8192Bytes))
     0 F% K( R2 J7 j" g& H
302. /**
     / L% Y- j; L% T# C/ ~8 X
303.   * @}
     
304.   */
     ; R" v; _+ p$ ?$ Q: ^
305. 
     
306. /** @defgroup FSMC_TCLR_Setup_Time
     
307.   * @{
     
308.   */
     
309. #define IS_FSMC_TCLR_TIME(TIME) ((TIME) <= 0xFF)
     - [7 a% q5 j* p0 h1 H4 ]7 a' p; ~
310. /**
     ! R& Q# Z7 Y: D; p+ @( }' I
311.   * @}
     2 w5 d+ ?9 I/ y
312.   */
     
313. 
     $ c$ I9 K7 v5 C& Y, C
314. /** @defgroup FSMC_TAR_Setup_Time
     
315.   * @{
     
316.   */
     ! Z0 J# y% ^$ e5 b$ K1 _; c
317. #define IS_FSMC_TAR_TIME(TIME) ((TIME) <= 0xFF)
     , A0 Q3 Q' i4 A' B0 J
318. /**
     
319.   * @}
     
320.   */
     
321. 
     
322. /** @defgroup FSMC_Setup_Time
     " U3 P; g5 C4 `6 [
323.   * @{
     
324.   */
     
325. #define IS_FSMC_SETUP_TIME(TIME) ((TIME) <= 0xFF)
     , a1 V$ ^" W, U/ o6 S. g
326. /**
     
327.   * @}
     
328.   */
     
329. 
     
330. /** @defgroup FSMC_Wait_Setup_Time
       J- {; |/ ]: z
331.   * @{
     
332.   */
     % C2 `5 J0 n' Z! p; p) G0 z
333. #define IS_FSMC_WAIT_TIME(TIME) ((TIME) <= 0xFF)
     
334. /**
     - F* Z  {, Q4 y7 l  G: F9 o+ I) y
335.   * @}
     
336.   */
     
337. 
     ' {5 y! F5 `+ x; J% n9 Z
338. /** @defgroup FSMC_Hold_Setup_Time
     4 O/ u( K, l1 N% Y* U) B
339.   * @{
     ' O4 K5 ?/ k! `8 o2 `' ~
340.   */
     
341. #define IS_FSMC_HOLD_TIME(TIME) ((TIME) <= 0xFF)
     ; e. X; V/ U9 H' G* I
342. /**
     ! f  ?6 ~, X. @0 {( I5 y
343.   * @}
     
344.   */
     
345. 
     ( M: g2 l' [) r
346. /** @defgroup FSMC_HiZ_Setup_Time
     
347.   * @{
     
348.   */
     ) O0 u" q; T% h: W) ]; l) x
349. #define IS_FSMC_HIZ_TIME(TIME) ((TIME) <= 0xFF)
     0 z/ V  u1 ]7 {
350. /**
     2 m! c6 z- Y" P1 u
351.   * @}
     0 A" O& T* [: P8 H/ F$ I
352.   */
     ; J8 @; u! E4 I' ^( y
353. 
     
354. /** @defgroup FSMC_Interrupt_sources
     $ u+ v/ y5 W$ j7 u, V& ~
355.   * @{
       Z) c' E: d( F7 W* C) |8 E
356.   */
     
357. #define FSMC_IT_RisingEdge                       ((uint32_t)0x00000008)
     & u- ^/ L1 ]9 |  v
358. #define FSMC_IT_Level                            ((uint32_t)0x00000010)
     7 f* U' z' j" p- w* F, i
359. #define FSMC_IT_FallingEdge                      ((uint32_t)0x00000020)
     
360. #define IS_FSMC_IT(IT) ((((IT) & (uint32_t)0xFFFFFFC7) == 0x00000000) && ((IT) != 0x00000000))
     + b& T4 h' R0 j0 y: h7 ^* w
361. #define IS_FSMC_GET_IT(IT) (((IT) == FSMC_IT_RisingEdge) || \
     # ]! n& N) D2 F5 y3 P; n! I; l
362.                             ((IT) == FSMC_IT_Level) || \
     
363.                             ((IT) == FSMC_IT_FallingEdge))
     
364. /**
     - N5 c$ B* K$ W) ^4 l* t
365.   * @}
     8 X0 b9 d# F' L, e. k$ q7 [$ ?
366.   */
     
367. 
     
368. /** @defgroup FSMC_Flags
     4 O: _4 V% a( k& _+ w" h
369.   * @{
     
370.   */
     ) f) F4 @/ i! M" @2 i
371. #define FSMC_FLAG_RisingEdge                     ((uint32_t)0x00000001)
     
372. #define FSMC_FLAG_Level                          ((uint32_t)0x00000002)
     . }$ m9 q8 l4 ~! k- ^- w" k
373. #define FSMC_FLAG_FallingEdge                    ((uint32_t)0x00000004)
     0 A  z& I; J- r
374. #define FSMC_FLAG_FEMPT                          ((uint32_t)0x00000040)
     
375. #define IS_FSMC_GET_FLAG(FLAG) (((FLAG) == FSMC_FLAG_RisingEdge) || \
     2 q0 e) ~* h$ C9 N
376.                                 ((FLAG) == FSMC_FLAG_Level) || \
     + U& O% M" v$ w4 z% O: r9 G7 D
377.                                 ((FLAG) == FSMC_FLAG_FallingEdge) || \
     
378.                                 ((FLAG) == FSMC_FLAG_FEMPT))
     
379. 
     6 h6 `: I2 S& c/ F5 ]& S! y
380. #define IS_FSMC_CLEAR_FLAG(FLAG) ((((FLAG) & (uint32_t)0xFFFFFFF8) == 0x00000000) && ((FLAG) != 0x00000000))
     + A/ X6 }3 r3 M  f% Q

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03. 相关函数

1. /* NOR/SRAM Controller functions **********************************************/
   ( A; A; B( }2 W; f% X+ C: U
2. void FSMC_NORSRAMDeInit(uint32_t FSMC_Bank);
   
3. void FSMC_NORSRAMInit(FSMC_NORSRAMInitTypeDef* FSMC_NORSRAMInitStruct);
   : F1 ?! X/ h0 C9 @
4. void FSMC_NORSRAMStructInit(FSMC_NORSRAMInitTypeDef* FSMC_NORSRAMInitStruct);
   
5. void FSMC_NORSRAMCmd(uint32_t FSMC_Bank, FunctionalState NewState);
   " ^0 b. G& t+ Y0 d& i# L4 B7 A- _
6. 
   
7. /* NAND Controller functions **************************************************/
   : V$ n; F2 }, U6 w* L. h
8. void FSMC_NANDDeInit(uint32_t FSMC_Bank);
   4 ?; b$ s& Z3 D
9. void FSMC_NANDInit(FSMC_NANDInitTypeDef* FSMC_NANDInitStruct);
   ; u8 W! g- `: J4 s; _+ a
10. void FSMC_NANDStructInit(FSMC_NANDInitTypeDef* FSMC_NANDInitStruct);
    + h: N. _* g% v5 Q: j, E# U. t, ~
11. void FSMC_NANDCmd(uint32_t FSMC_Bank, FunctionalState NewState);
    - k4 s) C6 V# H* n# q$ n$ k
12. void FSMC_NANDECCCmd(uint32_t FSMC_Bank, FunctionalState NewState);
    6 o. z/ ?" h. r7 A9 c
13. uint32_t FSMC_GetECC(uint32_t FSMC_Bank);
    : g0 R2 Y" p% i$ L
14. 
    2 {7 c9 l. \) c2 x; P4 Y/ ?% Y7 t
15. /* PCCARD Controller functions ************************************************/
    
16. void FSMC_PCCARDDeInit(void);
    
17. void FSMC_PCCARDInit(FSMC_PCCARDInitTypeDef* FSMC_PCCARDInitStruct);
    
18. void FSMC_PCCARDStructInit(FSMC_PCCARDInitTypeDef* FSMC_PCCARDInitStruct);
    
19. void FSMC_PCCARDCmd(FunctionalState NewState);
    
20. 
    
21. /* Interrupts and flags management functions **********************************/
    $ T* C0 y! }2 @" a; T
22. void FSMC_ITConfig(uint32_t FSMC_Bank, uint32_t FSMC_IT, FunctionalState NewState);
    % d) _  w1 h7 ^, n) n0 i4 c: w* d
23. FlagStatus FSMC_GetFlagStatus(uint32_t FSMC_Bank, uint32_t FSMC_FLAG);
    3 R1 r* y( i1 L, c, K
24. void FSMC_ClearFlag(uint32_t FSMC_Bank, uint32_t FSMC_FLAG);
    
25. ITStatus FSMC_GetITStatus(uint32_t FSMC_Bank, uint32_t FSMC_IT);
    
26. void FSMC_ClearITPendingBit(uint32_t FSMC_Bank, uint32_t FSMC_IT);

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" b+ A5 _6 m6 ^# h% l3 o* a04. 结构体封装

1. typedef struct
   ) U7 p1 `( M+ J4 T0 X
2. {
   ( A/ X3 }; \2 U- ]7 B
3.   __IO uint32_t BTCR[8];    /*!< NOR/PSRAM chip-select control register(BCR) and chip-select timing register(BTR), Address offset: 0x00-1C */   
   
4. } FSMC_Bank1_TypeDef;
   1 @" C/ ^! T! k8 O% y* y; X
5. 
   * x8 y) ]! B) }
6. /**
     |0 J6 t" M  g8 f% `
7.   * @brief Flexible Static Memory Controller Bank1E
   
8.   */
   
9. 
   ; l) U& t) e4 t* J% i
10. typedef struct
    9 d) R! G* O4 R* Z7 X# P" ^; C
11. {
    
12.   __IO uint32_t BWTR[7];    /*!< NOR/PSRAM write timing registers, Address offset: 0x104-0x11C */
    
13. } FSMC_Bank1E_TypeDef;
    4 A- f" p  ^  C+ z
14. 
    $ G& C, \, U! h$ @1 g
15. /**
    " L! Q3 M2 M  [$ a9 x1 N
16.   * @brief Flexible Static Memory Controller Bank2
    ; _, u2 S7 G3 O7 Z  _5 O# m' i
17.   */
    
18. 
    4 _2 y& D! J  I* s
19. typedef struct
    3 h% h/ F$ q0 f0 S
20. {
    
21.   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */
    0 d: e! {2 c" Y9 u. m) T
22.   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */
    
23.   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */
    ; g( j+ J; X1 ]4 o! N0 s7 U
24.   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */
    & i9 l' ~2 c) ^! a) E; a1 g
25.   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */
    
26.   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */
    . \( A- {8 f9 G. D' \: M( r
27. } FSMC_Bank2_TypeDef;
    6 u& t+ B- d8 f  f2 ?
28. 
    - C0 A  Z! g' z, C* {1 G
29. /**
    
30.   * @brief Flexible Static Memory Controller Bank3
    
31.   */
    % V8 ~  v! Y- S# z" B, Q3 W
32. 
    5 o$ i3 b5 k' {& ?2 q' D. D7 ^. h
33. typedef struct
    
34. {
    
35.   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */
    
36.   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */
    
37.   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */
    , Y* |. Z6 b# ?  e6 I# r
38.   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */
    6 \& b: S2 a/ ^+ Z2 x
39.   uint32_t      RESERVED0;  /*!< Reserved, 0x90                                                            */
    
40.   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */
    ' {1 R) R; r* k4 g+ y: V
41. } FSMC_Bank3_TypeDef;
    ' [. S2 R/ ]) |% W
42. 
    " j: N9 v% I- v5 B) m  O2 t( T+ ]
43. /**
    
44.   * @brief Flexible Static Memory Controller Bank4
    " ]- t. |/ O# ~2 m2 S  x9 [
45.   */
    
46. 
    ; p. b4 d: Q/ u  B6 f9 }6 [# _
47. typedef struct
    - o  @* j' Q7 Q. v, F
48. {
    
49.   __IO uint32_t PCR4;       /*!< PC Card  control register 4,                       Address offset: 0xA0 */
    
50.   __IO uint32_t SR4;        /*!< PC Card  FIFO status and interrupt register 4,     Address offset: 0xA4 */
    ; _! P9 X0 s3 ^' W7 t, `
51.   __IO uint32_t PMEM4;      /*!< PC Card  Common memory space timing register 4,    Address offset: 0xA8 */
      \% \4 ?$ T! _/ ^$ e
52.   __IO uint32_t PATT4;      /*!< PC Card  Attribute memory space timing register 4, Address offset: 0xAC */
    
53.   __IO uint32_t PIO4;       /*!< PC Card  I/O space timing register 4,              Address offset: 0xB0 */
    * W  g! c4 ~2 l" j& U
54. } FSMC_Bank4_TypeDef;
    
55. 
    9 _1 [4 |1 Q; C6 K/ S

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1 f1 r* M" k; E; H* H& M