01. 概述
' t5 R% @5 J0 ?4 l. x" N# A5 wFSMC 相关的库函数分布在 stm32f4xx_fsmc.c 文件和头文件 stm32f4xx_fsmc.h 中。

) @$ x4 U3 c! i) J$ S02. 相关类型
, b; d3 n0 O! _9 j! f2 c3 b8 ?FSMC_NORSRAMTimingInitTypeDef类型

+ Z: f$ s6 n' U, q: S

1. 
   1 s; `, {. ]% N& a8 e
2. /**
     u: m5 _+ N( P8 P' k. c0 a
3.   * @brief  Timing parameters For NOR/SRAM Banks  
   
4.   */
   ' M" n1 r$ A4 M" Y% w. r
5. typedef struct
   ' v7 F& U# t( n; [
6. {
   
7.   uint32_t FSMC_AddressSetupTime;       /*!< Defines the number of HCLK cycles to configure
   4 p. B0 t) t9 S* }) b& P3 @
8.                                              the duration of the address setup time.
   
9.                                              This parameter can be a value between 0 and 0xF.
   , r3 o# l$ X: c- \7 p# I, l
10.                                              @note This parameter is not used with synchronous NOR Flash memories. */
    6 x3 Y- r4 _7 D- R' F' U' c
11. 
    
12.   uint32_t FSMC_AddressHoldTime;        /*!< Defines the number of HCLK cycles to configure
    7 }- }4 a3 ~, g& ^' C% p3 E
13.                                              the duration of the address hold time.
    % J( M- Q. i; R" Q
14.                                              This parameter can be a value between 0 and 0xF.
    " F' c  D3 G7 A% d4 a: K5 G8 _
15.                                              @note This parameter is not used with synchronous NOR Flash memories.*/
    5 o: |5 x( b% }+ r
16. 
    
17.   uint32_t FSMC_DataSetupTime;          /*!< Defines the number of HCLK cycles to configure
    % N" D; S! m8 |; `% `
18.                                              the duration of the data setup time.
    ) Y1 G- L1 O$ O5 `& b  }5 B
19.                                              This parameter can be a value between 0 and 0xFF.
    
20.                                              @note This parameter is used for SRAMs, ROMs and asynchronous multiplexed NOR Flash memories. */
    $ j4 B1 k# d9 F' Z
21. 
    
22.   uint32_t FSMC_BusTurnAroundDuration;  /*!< Defines the number of HCLK cycles to configure
    
23.                                              the duration of the bus turnaround.
    
24.                                              This parameter can be a value between 0 and 0xF.
    $ D0 q$ d% I- u8 i1 S1 D
25.                                              @note This parameter is only used for multiplexed NOR Flash memories. */
    # G4 A9 K" z3 K8 ]$ l
26. 
    . _5 B$ T  ?% n& g4 O" _* C
27.   uint32_t FSMC_CLKDivision;            /*!< Defines the period of CLK clock output signal, expressed in number of HCLK cycles.
    8 z2 P3 H  a* N# Y
28.                                              This parameter can be a value between 1 and 0xF.
    
29.                                              @note This parameter is not used for asynchronous NOR Flash, SRAM or ROM accesses. */
    ' r- J$ o# Y1 O8 Q, {4 i9 M
30. 
    ! T& r" z) P# j/ d+ e& w
31.   uint32_t FSMC_DataLatency;            /*!< Defines the number of memory clock cycles to issue
    
32.                                              to the memory before getting the first data.
    ( w/ E2 A3 p# b
33.                                              The parameter value depends on the memory type as shown below:
    
34.                                               - It must be set to 0 in case of a CRAM
    
35.                                               - It is don't care in asynchronous NOR, SRAM or ROM accesses
    
36.                                               - It may assume a value between 0 and 0xF in NOR Flash memories
    
37.                                                 with synchronous burst mode enable */
    , c4 _$ S+ G! A% u# \+ N: @
38. 
    
39.   uint32_t FSMC_AccessMode;             /*!< Specifies the asynchronous access mode.
    
40.                                              This parameter can be a value of @ref FSMC_Access_Mode */
    
41. }FSMC_NORSRAMTimingInitTypeDef;

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FSMC_NORSRAMInitTypeDef类型
# j. _5 ^% ?# }9 a9 N
+ ^& L5 G7 ?8 }, D" |5 d1 y

1. /**
   
2.   * @brief  FSMC NOR/SRAM Init structure definition
   4 ?! N& B6 j/ k4 z# ~/ t/ k9 F
3.   */
   
4. typedef struct
   
5. {
   * d4 J' `& ~5 Y& c' ]" X9 {: C
6.   uint32_t FSMC_Bank;                /*!< Specifies the NOR/SRAM memory bank that will be used.
   & d# y& m& L2 M8 J. g# \& N7 m$ H! B
7.                                           This parameter can be a value of @ref FSMC_NORSRAM_Bank */
   $ _# r( P& x$ A8 o$ j3 Y% O; H
8. 
   " x0 Q, v4 n/ }' U: }# g/ N' O( @
9.   uint32_t FSMC_DataAddressMux;      /*!< Specifies whether the address and data values are
   
10.                                           multiplexed on the data bus or not.
    
11.                                           This parameter can be a value of @ref FSMC_Data_Address_Bus_Multiplexing */
    
12. 
    4 M  E4 Z5 v; N. e6 d% O- o+ D
13.   uint32_t FSMC_MemoryType;          /*!< Specifies the type of external memory attached to
    
14.                                           the corresponding memory bank.
    
15.                                           This parameter can be a value of @ref FSMC_Memory_Type */
    8 z. l% }0 g. X) u! U
16. 
    ! v. G; I8 A) R" i
17.   uint32_t FSMC_MemoryDataWidth;     /*!< Specifies the external memory device width.
    
18.                                           This parameter can be a value of @ref FSMC_Data_Width */
    
19. 
    
20.   uint32_t FSMC_BurstAccessMode;     /*!< Enables or disables the burst access mode for Flash memory,
    
21.                                           valid only with synchronous burst Flash memories.
    : S5 R. B, x1 \$ h0 j
22.                                           This parameter can be a value of @ref FSMC_Burst_Access_Mode */
    ; ]1 x# |, K/ H) i1 |5 i* D# {
23. 
    
24.   uint32_t FSMC_AsynchronousWait;     /*!< Enables or disables wait signal during asynchronous transfers,
    5 q3 }$ H2 l9 M
25.                                           valid only with asynchronous Flash memories.
    
26.                                           This parameter can be a value of @ref FSMC_AsynchronousWait */                                          
    0 k# [* ^8 C- o. b* H& ^) b
27. 
    . Q* c1 K, R! U
28.   uint32_t FSMC_WaitSignalPolarity;  /*!< Specifies the wait signal polarity, valid only when accessing
    
29.                                           the Flash memory in burst mode.
    
30.                                           This parameter can be a value of @ref FSMC_Wait_Signal_Polarity */
    
31. 
    
32.   uint32_t FSMC_WrapMode;            /*!< Enables or disables the Wrapped burst access mode for Flash
    
33.                                           memory, valid only when accessing Flash memories in burst mode.
    : z( g$ }/ Y8 y8 d% z7 q! u
34.                                           This parameter can be a value of @ref FSMC_Wrap_Mode */
    
35. 
    
36.   uint32_t FSMC_WaitSignalActive;    /*!< Specifies if the wait signal is asserted by the memory one
    " A& E7 o4 q5 W' F9 S8 x2 x7 L
37.                                           clock cycle before the wait state or during the wait state,
    ) E' B3 P8 G9 [& [0 b
38.                                           valid only when accessing memories in burst mode.
    
39.                                           This parameter can be a value of @ref FSMC_Wait_Timing */
    7 p( }1 N# t& e
40. 
    
41.   uint32_t FSMC_WriteOperation;      /*!< Enables or disables the write operation in the selected bank by the FSMC.
    
42.                                           This parameter can be a value of @ref FSMC_Write_Operation */
    2 K2 a6 i/ F5 ~6 N6 o
43. 
    
44.   uint32_t FSMC_WaitSignal;          /*!< Enables or disables the wait state insertion via wait
    
45.                                           signal, valid for Flash memory access in burst mode.
    
46.                                           This parameter can be a value of @ref FSMC_Wait_Signal */
      Q, Z* v# u) l  X# S" X/ T
47. 
    
48.   uint32_t FSMC_ExtendedMode;        /*!< Enables or disables the extended mode.
    ( Y& w! n1 @9 R
49.                                           This parameter can be a value of @ref FSMC_Extended_Mode */
    
50. 
      s; n, y) j; S5 S
51.   uint32_t FSMC_WriteBurst;          /*!< Enables or disables the write burst operation.
    
52.                                           This parameter can be a value of @ref FSMC_Write_Burst */
    
53. 
    
54.   FSMC_NORSRAMTimingInitTypeDef* FSMC_ReadWriteTimingStruct; /*!< Timing Parameters for write and read access if the  Extended Mode is not used*/  
    7 A' r% E2 ?( t( Z" c
55. 
    
56.   FSMC_NORSRAMTimingInitTypeDef* FSMC_WriteTimingStruct;     /*!< Timing Parameters for write access if the  Extended Mode is used*/      
    0 j) R% Y) T) w+ v
57. }FSMC_NORSRAMInitTypeDef;

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: B5 N9 x# w- g3 [! nFSMC_NAND_PCCARDTimingInitTypeDef类型
+ k! d8 \7 B) x& |# a, ~

1. /**
   % g) Q) G* [6 F2 K8 B! ]
2.   * @brief  Timing parameters For FSMC NAND and PCCARD Banks
   
3.   */
   6 r$ V' o5 t, `& }, d
4. typedef struct
   
5. {
   ) v6 }+ |7 w$ d% }9 N5 F
6.   uint32_t FSMC_SetupTime;      /*!< Defines the number of HCLK cycles to setup address before
   
7.                                      the command assertion for NAND Flash read or write access
   
8.                                      to common/Attribute or I/O memory space (depending on
   + L" c; r: M0 y& l
9.                                      the memory space timing to be configured).
   . n. L. q6 v! j' F- J
10.                                      This parameter can be a value between 0 and 0xFF.*/
    
11. 
    
12.   uint32_t FSMC_WaitSetupTime;  /*!< Defines the minimum number of HCLK cycles to assert the
    6 R9 _: Y4 Z- M# T7 x, Y& W
13.                                      command for NAND Flash read or write access to
    
14.                                      common/Attribute or I/O memory space (depending on the
    % C, _+ T& E: _! q: ^
15.                                      memory space timing to be configured).
    2 K& b5 ]* q& ?/ p( e( o& B
16.                                      This parameter can be a number between 0x00 and 0xFF */
    
17. 
    
18.   uint32_t FSMC_HoldSetupTime;  /*!< Defines the number of HCLK clock cycles to hold address
    
19.                                      (and data for write access) after the command de-assertion
    
20.                                      for NAND Flash read or write access to common/Attribute
    " \! ]$ q7 s: j
21.                                      or I/O memory space (depending on the memory space timing
    
22.                                      to be configured).
    
23.                                      This parameter can be a number between 0x00 and 0xFF */
    , _# ~( [6 q' x" E. j
24. 
    ! O: j; {5 U& t8 n0 X
25.   uint32_t FSMC_HiZSetupTime;   /*!< Defines the number of HCLK clock cycles during which the
    # i2 ?4 _8 _: M
26.                                      data bus is kept in HiZ after the start of a NAND Flash
    
27.                                      write access to common/Attribute or I/O memory space (depending
    
28.                                      on the memory space timing to be configured).
    
29.                                      This parameter can be a number between 0x00 and 0xFF */
    
30. }FSMC_NAND_PCCARDTimingInitTypeDef;

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FSMC_NANDInitTypeDef类型

1. /**
   
2.   * @brief  FSMC NAND Init structure definition
   # J# m4 E! p+ Q" @7 W* }8 C
3.   */
   
4. typedef struct
   ; @# J: L% @! s& M! T) g# g
5. {
   " S' Y% G- X, ]2 v; A
6.   uint32_t FSMC_Bank;              /*!< Specifies the NAND memory bank that will be used.
   
7.                                       This parameter can be a value of @ref FSMC_NAND_Bank */
     ~+ X4 J1 }, I/ ^, d
8. 
   
9.   uint32_t FSMC_Waitfeature;      /*!< Enables or disables the Wait feature for the NAND Memory Bank.
   
10.                                        This parameter can be any value of @ref FSMC_Wait_feature */
    
11. 
    ) f6 J9 p4 _% G6 _# o
12.   uint32_t FSMC_MemoryDataWidth;  /*!< Specifies the external memory device width.
    0 f3 ^- L6 }8 k& J+ m* Y0 |
13.                                        This parameter can be any value of @ref FSMC_Data_Width */
    
14. 
    
15.   uint32_t FSMC_ECC;              /*!< Enables or disables the ECC computation.
    ; \* r; e. u' @+ b7 e
16.                                        This parameter can be any value of @ref FSMC_ECC */
    
17. 
    8 D5 b5 M0 ?& j* `' I1 a0 Z2 E
18.   uint32_t FSMC_ECCPageSize;      /*!< Defines the page size for the extended ECC.
    
19.                                        This parameter can be any value of @ref FSMC_ECC_Page_Size */
    
20. 
    
21.   uint32_t FSMC_TCLRSetupTime;    /*!< Defines the number of HCLK cycles to configure the
    0 v" W( h1 a$ |* N# f: v* I, p
22.                                        delay between CLE low and RE low.
    ) N# D8 J' Q  `. s0 `3 ]$ P7 D
23.                                        This parameter can be a value between 0 and 0xFF. */
    
24. 
    
25.   uint32_t FSMC_TARSetupTime;     /*!< Defines the number of HCLK cycles to configure the
    
26.                                        delay between ALE low and RE low.
    ( `0 O0 w% I6 j& ^& t- n
27.                                        This parameter can be a number between 0x0 and 0xFF */
    
28. 
    
29.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_CommonSpaceTimingStruct;   /*!< FSMC Common Space Timing */
    
30. 
    
31.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_AttributeSpaceTimingStruct; /*!< FSMC Attribute Space Timing */
    
32. }FSMC_NANDInitTypeDef;

复制代码

0 _& w1 C. e% L2 {3 NFSMC_PCCARDInitTypeDef类型

5 T. d+ g3 f+ _, {  a. E

1. /**
   
2.   * @brief  FSMC PCCARD Init structure definition
   
3.   */
   * K6 P  D3 c+ y6 T$ x3 L! A5 ^
4. 
   
5. typedef struct
   
6. {
   , h) t8 n0 P) T! v# h8 [4 f
7.   uint32_t FSMC_Waitfeature;    /*!< Enables or disables the Wait feature for the Memory Bank.
   
8.                                     This parameter can be any value of @ref FSMC_Wait_feature */
   
9. 
   3 J9 U. l9 o" F8 G( S; j
10.   uint32_t FSMC_TCLRSetupTime;  /*!< Defines the number of HCLK cycles to configure the
    - H: t; |- U- ^$ U
11.                                      delay between CLE low and RE low.
    
12.                                      This parameter can be a value between 0 and 0xFF. */
    
13. 
      J0 C7 u! g8 k7 I9 |8 d1 M
14.   uint32_t FSMC_TARSetupTime;   /*!< Defines the number of HCLK cycles to configure the
    
15.                                      delay between ALE low and RE low.
    " u/ P/ q, ^& I5 K" z
16.                                      This parameter can be a number between 0x0 and 0xFF */
    / m' m* }* I( s/ ]3 n, w4 _  X( j
17. 
    
18. 
    0 E5 }+ N1 L( L
19.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_CommonSpaceTimingStruct; /*!< FSMC Common Space Timing */
    
20. 
    
21.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_AttributeSpaceTimingStruct;  /*!< FSMC Attribute Space Timing */
    * G; ~) G0 ?! p, ?) B" N6 K6 J
22. 
    # F7 F, I- P4 d, p+ m, d6 E; R* r
23.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_IOSpaceTimingStruct; /*!< FSMC IO Space Timing */  
    
24. }FSMC_PCCARDInitTypeDef;
    0 U6 v. d; c5 U

复制代码

3 B2 K% ^# J; ]! c1 Q. l相关宏定义
& V& [! `) F4 m
# l4 N3 Y, e; u- X( @# s

1. /** @defgroup FSMC_Exported_Constants
   
2.   * @{
   
3.   */
   
4. 
   
5. /** @defgroup FSMC_NORSRAM_Bank
   
6.   * @{
   
7.   */
   8 k# _! Y" Y8 R5 |8 f5 _: _  `$ u
8. #define FSMC_Bank1_NORSRAM1                      ((uint32_t)0x00000000)
   1 G. U+ l( b8 I% @) C
9. #define FSMC_Bank1_NORSRAM2                      ((uint32_t)0x00000002)
   
10. #define FSMC_Bank1_NORSRAM3                      ((uint32_t)0x00000004)
    : @" F3 L! P# j! i* ?+ Z% e
11. #define FSMC_Bank1_NORSRAM4                      ((uint32_t)0x00000006)
    9 q1 [; F8 {" l
12. /**
    ( S* P/ z# \+ f- v
13.   * @}
    
14.   */
    
15. 
    2 q- [3 m: f8 r  s) d
16. /** @defgroup FSMC_NAND_Bank
    
17.   * @{
    
18.   */  
    9 K5 d0 _/ g* v7 o' s# V$ ?
19. #define FSMC_Bank2_NAND                          ((uint32_t)0x00000010)
    & ^, d. Y6 K) i7 _0 X
20. #define FSMC_Bank3_NAND                          ((uint32_t)0x00000100)
    6 {2 x( E/ L0 J* b$ a, G
21. /**
    
22.   * @}
    ! Q! Y2 L& l* ]4 M
23.   */
    0 D$ J% R; ~* \- L- z! W
24. 
    7 O8 D  z9 T# Y7 E+ g/ N2 q
25. /** @defgroup FSMC_PCCARD_Bank
    
26.   * @{
    ! u3 J: J1 s% u9 W* B# A7 \' O
27.   */   
    
28. #define FSMC_Bank4_PCCARD                        ((uint32_t)0x00001000)
    
29. /**
    
30.   * @}
    , b% E( ~2 H% U6 J6 h% W1 S+ }
31.   */
    % H! I+ Q0 g1 J* P" n, N7 O( P
32. 
    
33. #define IS_FSMC_NORSRAM_BANK(BANK) (((BANK) == FSMC_Bank1_NORSRAM1) || \
    , X* s! S0 C- l$ J
34.                                     ((BANK) == FSMC_Bank1_NORSRAM2) || \
    
35.                                     ((BANK) == FSMC_Bank1_NORSRAM3) || \
    
36.                                     ((BANK) == FSMC_Bank1_NORSRAM4))
    
37. 
    
38. #define IS_FSMC_NAND_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \
    
39.                                  ((BANK) == FSMC_Bank3_NAND))
    , G0 j8 s5 x  ?# K! N3 }
40. 
    ( y8 ?, K' k& @1 V
41. #define IS_FSMC_GETFLAG_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \
    / z& K5 e$ w( i! P
42.                                     ((BANK) == FSMC_Bank3_NAND) || \
    
43.                                     ((BANK) == FSMC_Bank4_PCCARD))
    & |. J  C' _% x6 ]* D
44. 
    ' Q: p( c, v0 l
45. #define IS_FSMC_IT_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \
    
46.                                ((BANK) == FSMC_Bank3_NAND) || \
    & i! u; e+ B- J0 [
47.                                ((BANK) == FSMC_Bank4_PCCARD))
    9 i' Q2 S, q  S* U2 K  ?
48. 
    
49. /** @defgroup FSMC_NOR_SRAM_Controller
    3 }$ }: B3 K# J
50.   * @{
    9 P1 u  O. T3 Y. g3 v$ {* I6 Y
51.   */
    
52. 
    2 Z$ ]1 Y& M8 E
53. /** @defgroup FSMC_Data_Address_Bus_Multiplexing
    0 b" D. L$ w+ G
54.   * @{
    ) [3 A1 o1 Z) @2 S% `& H
55.   */
    
56. 
    $ n* L4 g; s1 n& ]
57. #define FSMC_DataAddressMux_Disable                ((uint32_t)0x00000000)
    
58. #define FSMC_DataAddressMux_Enable                 ((uint32_t)0x00000002)
    
59. #define IS_FSMC_MUX(MUX) (((MUX) == FSMC_DataAddressMux_Disable) || \
    
60.                           ((MUX) == FSMC_DataAddressMux_Enable))
    0 Y  U) y& Y+ u0 _3 }
61. /**
    
62.   * @}
    ; {5 m: \4 _* @/ U2 u4 x* X% S) M
63.   */
    
64. 
    - P  K% _6 D! s/ H' l" z
65. /** @defgroup FSMC_Memory_Type
    
66.   * @{
    7 x1 N5 D# f0 }4 ^1 s- w
67.   */
    6 U% T, _; y  s3 X
68. 
    4 z* A5 I# @8 z6 j# M# t- h
69. #define FSMC_MemoryType_SRAM                     ((uint32_t)0x00000000)
    
70. #define FSMC_MemoryType_PSRAM                    ((uint32_t)0x00000004)
    % T5 @$ ]1 }$ `/ a& Y
71. #define FSMC_MemoryType_NOR                      ((uint32_t)0x00000008)
    
72. #define IS_FSMC_MEMORY(MEMORY) (((MEMORY) == FSMC_MemoryType_SRAM) || \
    ( i2 w+ {8 _" _& ?
73.                                 ((MEMORY) == FSMC_MemoryType_PSRAM)|| \
    
74.                                 ((MEMORY) == FSMC_MemoryType_NOR))
    
75. /**
    
76.   * @}
    - T: c6 m1 o, r2 a1 @
77.   */
    7 I& _8 @( J, N. t7 l
78. 
    8 S% K8 e, H+ _8 r6 i
79. /** @defgroup FSMC_Data_Width
    ; P( d' I9 @$ ]2 V0 C1 G
80.   * @{
    
81.   */
    + e1 R& E5 z8 s$ i7 h
82. 
    ) P. F- Q- Q3 k2 u# [
83. #define FSMC_MemoryDataWidth_8b                  ((uint32_t)0x00000000)
    ! P+ h: a- V& p" B
84. #define FSMC_MemoryDataWidth_16b                 ((uint32_t)0x00000010)
    
85. #define IS_FSMC_MEMORY_WIDTH(WIDTH) (((WIDTH) == FSMC_MemoryDataWidth_8b) || \
    
86.                                      ((WIDTH) == FSMC_MemoryDataWidth_16b))
    5 [2 N4 y# v1 G6 f8 B& m" z6 h( I! V
87. /**
    
88.   * @}
    
89.   */
    
90. 
    8 U( g+ r# ^! u) t
91. /** @defgroup FSMC_Burst_Access_Mode
    
92.   * @{
    " M5 g! U& R# z: u, M
93.   */
    8 G4 [7 J: S$ G2 P7 Q, g( h
94. 
    
95. #define FSMC_BurstAccessMode_Disable             ((uint32_t)0x00000000)
    
96. #define FSMC_BurstAccessMode_Enable              ((uint32_t)0x00000100)
    & ^* `" d) A$ x: ?
97. #define IS_FSMC_BURSTMODE(STATE) (((STATE) == FSMC_BurstAccessMode_Disable) || \
    0 I6 T, V- @8 s% e4 g$ R8 K
98.                                   ((STATE) == FSMC_BurstAccessMode_Enable))
    : I- i9 G' ^4 C% |/ q
99. /**
    # d2 X, a$ Q8 }9 E. o9 v) ?5 k
100.   * @}
     
101.   */
     
102. 
     1 D- P6 H  U: @+ I5 d  c! a
103. /** @defgroup FSMC_AsynchronousWait
     
104.   * @{
     
105.   */
     
106. #define FSMC_AsynchronousWait_Disable            ((uint32_t)0x00000000)
       X' Z; W2 }4 g# w( K& @
107. #define FSMC_AsynchronousWait_Enable             ((uint32_t)0x00008000)
     - w0 G8 G7 F1 v( x  o5 A
108. #define IS_FSMC_ASYNWAIT(STATE) (((STATE) == FSMC_AsynchronousWait_Disable) || \
     
109.                                  ((STATE) == FSMC_AsynchronousWait_Enable))
     
110. /**
     
111.   * @}
     
112.   */
     
113. 
     
114. /** @defgroup FSMC_Wait_Signal_Polarity
     
115.   * @{
     
116.   */
     
117. #define FSMC_WaitSignalPolarity_Low              ((uint32_t)0x00000000)
     9 {5 V7 I9 V& |  k: Q/ r+ F
118. #define FSMC_WaitSignalPolarity_High             ((uint32_t)0x00000200)
     
119. #define IS_FSMC_WAIT_POLARITY(POLARITY) (((POLARITY) == FSMC_WaitSignalPolarity_Low) || \
     * Y* }4 b0 w9 [5 _+ K+ i
120.                                          ((POLARITY) == FSMC_WaitSignalPolarity_High))
     % w' [; i( G$ R7 t) ~/ t
121. /**
     
122.   * @}
     
123.   */
     
124. 
     
125. /** @defgroup FSMC_Wrap_Mode
     ' i* P, J4 m% |0 @
126.   * @{
     4 K6 H# \: q: R" `& |+ c: L  E
127.   */
     : [: a9 H  T, X
128. #define FSMC_WrapMode_Disable                    ((uint32_t)0x00000000)
     
129. #define FSMC_WrapMode_Enable                     ((uint32_t)0x00000400)
     ; V  e6 l, \2 @/ L2 x9 ^
130. #define IS_FSMC_WRAP_MODE(MODE) (((MODE) == FSMC_WrapMode_Disable) || \
     - L4 k) ?' V+ J: O% r8 I7 \5 A3 p
131.                                  ((MODE) == FSMC_WrapMode_Enable))
     
132. /**
     
133.   * @}
     
134.   */
     
135. 
     0 C& k* n7 |3 ^8 E2 a
136. /** @defgroup FSMC_Wait_Timing
     
137.   * @{
     
138.   */
     ' {* ~# S7 x; u8 u/ a7 z+ u
139. #define FSMC_WaitSignalActive_BeforeWaitState    ((uint32_t)0x00000000)
     
140. #define FSMC_WaitSignalActive_DuringWaitState    ((uint32_t)0x00000800)
     
141. #define IS_FSMC_WAIT_SIGNAL_ACTIVE(ACTIVE) (((ACTIVE) == FSMC_WaitSignalActive_BeforeWaitState) || \
     
142.                                             ((ACTIVE) == FSMC_WaitSignalActive_DuringWaitState))
     7 O5 r8 @: h4 G5 ~7 d1 |  h
143. /**
     
144.   * @}
     
145.   */
     
146. 
     
147. /** @defgroup FSMC_Write_Operation
     
148.   * @{
     - m$ w; ^8 c. Q! l! o6 K& W7 e
149.   */
     
150. #define FSMC_WriteOperation_Disable                     ((uint32_t)0x00000000)
     ' ]; E- w+ a8 p
151. #define FSMC_WriteOperation_Enable                      ((uint32_t)0x00001000)
     # c4 w& }' w7 ?! r( z
152. #define IS_FSMC_WRITE_OPERATION(OPERATION) (((OPERATION) == FSMC_WriteOperation_Disable) || \
     ' j: W2 x6 \# w  p; @. n) Q
153.                                             ((OPERATION) == FSMC_WriteOperation_Enable))                        
     
154. /**
     $ K2 u0 H: f- X/ ^5 {2 y5 E. b: S
155.   * @}
     
156.   */
     ' X4 V" L& c" G: [) ~# t
157. 
     
158. /** @defgroup FSMC_Wait_Signal
     ; A; h8 a/ p/ A9 \$ `4 D: E  o
159.   * @{
     
160.   */
     
161. #define FSMC_WaitSignal_Disable                  ((uint32_t)0x00000000)
     
162. #define FSMC_WaitSignal_Enable                   ((uint32_t)0x00002000)
     ) u, ~: Q; ?' t  x. C; b
163. #define IS_FSMC_WAITE_SIGNAL(SIGNAL) (((SIGNAL) == FSMC_WaitSignal_Disable) || \
     ) |8 s! D. t7 a: z* j0 O
164.                                       ((SIGNAL) == FSMC_WaitSignal_Enable))
     
165. /**
     2 ~; u! z/ D% t& W) o8 }
166.   * @}
     ! r* Z2 b& Q' F% w' P
167.   */
     
168. 
     " ~4 {9 \; t: g8 F" E. ]# a' y
169. /** @defgroup FSMC_Extended_Mode
     
170.   * @{
     " p" o- C8 }+ X* _2 X
171.   */
     
172. #define FSMC_ExtendedMode_Disable                ((uint32_t)0x00000000)
     
173. #define FSMC_ExtendedMode_Enable                 ((uint32_t)0x00004000)
     & h6 R' n4 X" S9 C: x9 d
174. 
     3 b7 X# B1 I! q0 y; a
175. #define IS_FSMC_EXTENDED_MODE(MODE) (((MODE) == FSMC_ExtendedMode_Disable) || \
     - d1 n- o, L3 H4 ^
176.                                      ((MODE) == FSMC_ExtendedMode_Enable))
     
177. /**
     
178.   * @}
     
179.   */
     
180. 
     
181. /** @defgroup FSMC_Write_Burst
     
182.   * @{
     
183.   */
     
184. 
     # V9 _" P1 g. |, Y, g2 f; o+ [
185. #define FSMC_WriteBurst_Disable                  ((uint32_t)0x00000000)
     
186. #define FSMC_WriteBurst_Enable                   ((uint32_t)0x00080000)
     - c2 l$ ^1 @4 {7 j6 b
187. #define IS_FSMC_WRITE_BURST(BURST) (((BURST) == FSMC_WriteBurst_Disable) || \
     
188.                                     ((BURST) == FSMC_WriteBurst_Enable))
     
189. /**
     
190.   * @}
     , p# l3 I0 T" _2 ?
191.   */
     ; l- m* J  b0 F
192. 
     
193. /** @defgroup FSMC_Address_Setup_Time
     
194.   * @{
     
195.   */
     0 d3 C" z8 ?( z9 U
196. #define IS_FSMC_ADDRESS_SETUP_TIME(TIME) ((TIME) <= 0xF)
     
197. /**
     
198.   * @}
     
199.   */
     ( C  o8 m2 Z+ x2 |7 X
200. 
     4 K# y; z3 a) f/ B
201. /** @defgroup FSMC_Address_Hold_Time
     
202.   * @{
     
203.   */
     . J3 U& }! R9 ~% w1 [# k
204. #define IS_FSMC_ADDRESS_HOLD_TIME(TIME) ((TIME) <= 0xF)
     " S; \$ A7 R. S1 S3 }
205. /**
     
206.   * @}
     
207.   */
     
208. 
     
209. /** @defgroup FSMC_Data_Setup_Time
     ' B7 \% g; r$ C) q: N8 U  _$ @
210.   * @{
     ' F) X' R3 v" M: X6 y; Y4 z8 x
211.   */
     ; d; y; X2 P! k' R( U( B  o1 X  @
212. #define IS_FSMC_DATASETUP_TIME(TIME) (((TIME) > 0) && ((TIME) <= 0xFF))
     
213. /**
     1 F5 p% X4 t1 l5 f6 e1 A
214.   * @}
       x1 m# L3 K" Y. h
215.   */
     , H  C' E4 q/ D" y
216. 
     6 r6 R" B. Q) N' Z6 n; o$ x' }
217. /** @defgroup FSMC_Bus_Turn_around_Duration
     - o/ L. {+ F0 ]+ ]" J% V7 g# g/ r
218.   * @{
     3 w" Z9 h6 n5 ]* y9 d. C  B; ^
219.   */
     
220. #define IS_FSMC_TURNAROUND_TIME(TIME) ((TIME) <= 0xF)
     
221. /**
     
222.   * @}
     
223.   */
     $ S0 l6 H- p4 x* D. m
224. 
     9 ~, y& x1 ?+ o5 y# @% y8 V+ z. Z
225. /** @defgroup FSMC_CLK_Division
     ; v3 O( R* u8 Z) F
226.   * @{
     
227.   */
     
228. #define IS_FSMC_CLK_DIV(DIV) ((DIV) <= 0xF)
     2 C9 W: y: S3 [6 }' l' g# C' R
229. /**
     
230.   * @}
     ! b, q% `- v- J
231.   */
     ; d! y9 c" p5 S- d. k# Y- Z
232. 
     
233. /** @defgroup FSMC_Data_Latency
     
234.   * @{
     2 I2 f2 j# U+ J7 k
235.   */
     
236. #define IS_FSMC_DATA_LATENCY(LATENCY) ((LATENCY) <= 0xF)
     
237. /**
     
238.   * @}
     $ k/ i. M: Q3 g+ Q" c
239.   */
     
240. 
     ; r; c( z" _( ~
241. /** @defgroup FSMC_Access_Mode
     
242.   * @{
     
243.   */
     ' r: E" {+ t/ Z; i
244. #define FSMC_AccessMode_A                        ((uint32_t)0x00000000)
     
245. #define FSMC_AccessMode_B                        ((uint32_t)0x10000000)
     
246. #define FSMC_AccessMode_C                        ((uint32_t)0x20000000)
     % r8 v$ {) O& b" y
247. #define FSMC_AccessMode_D                        ((uint32_t)0x30000000)
     ! |* }6 `7 _/ a+ Z. l
248. #define IS_FSMC_ACCESS_MODE(MODE) (((MODE) == FSMC_AccessMode_A) || \
     3 \4 b. l- ?4 A7 P
249.                                    ((MODE) == FSMC_AccessMode_B) || \
     
250.                                    ((MODE) == FSMC_AccessMode_C) || \
     
251.                                    ((MODE) == FSMC_AccessMode_D))
     7 j! v/ ^/ P6 N4 e& a( x
252. /**
     
253.   * @}
     
254.   */
     * P7 D% r: u7 }& K# T% n: i7 c
255. 
     3 j5 T$ }# y/ ], {* N# e
256. /**
     ' y( K7 G9 s! m9 H; l
257.   * @}
     
258.   */
     $ \. S+ ?- M6 |6 T
259. 
     
260. /** @defgroup FSMC_NAND_PCCARD_Controller
     3 f4 e( f; I' P7 |  q2 X
261.   * @{
     
262.   */
     
263. 
     ; d% Y0 R+ Y. h- X
264. /** @defgroup FSMC_Wait_feature
     
265.   * @{
     + ^4 u8 u! F% O) w
266.   */
     
267. #define FSMC_Waitfeature_Disable                 ((uint32_t)0x00000000)
     
268. #define FSMC_Waitfeature_Enable                  ((uint32_t)0x00000002)
     
269. #define IS_FSMC_WAIT_FEATURE(FEATURE) (((FEATURE) == FSMC_Waitfeature_Disable) || \
     , ^# ?% }2 q1 y, S
270.                                        ((FEATURE) == FSMC_Waitfeature_Enable))
     
271. /**
     
272.   * @}
     3 z' ?( S: J) K6 y# e" C7 D
273.   */
     % [( t8 t' ?4 B' ]- @0 ^
274. 
     
275. 
       Q& s7 n( V1 S/ j- R
276. /** @defgroup FSMC_ECC
     
277.   * @{
     
278.   */
     - D3 v" J8 H9 s: w: F2 Y
279. #define FSMC_ECC_Disable                         ((uint32_t)0x00000000)
     5 \, i" a$ R: Q5 `2 _( ~
280. #define FSMC_ECC_Enable                          ((uint32_t)0x00000040)
     & C$ v( n& d/ s& q1 `$ @
281. #define IS_FSMC_ECC_STATE(STATE) (((STATE) == FSMC_ECC_Disable) || \
     ) u  l* h9 p1 X, Z, h1 M
282.                                   ((STATE) == FSMC_ECC_Enable))
     ) o$ y1 p$ \1 Z' ]4 ^! F
283. /**
     
284.   * @}
     % j; W; d1 Y' {8 S5 E8 p9 n
285.   */
     " l- y1 m' R, I7 \$ V& M! h! b
286. 
     8 v4 x& d$ u3 E; x  u  v3 a2 ^6 |
287. /** @defgroup FSMC_ECC_Page_Size
     ! z' ^$ m; w' [2 m8 o2 }
288.   * @{
     4 X: W) O: l, U6 D1 C) [+ f
289.   */
     2 W  V  v* e5 N. T
290. #define FSMC_ECCPageSize_256Bytes                ((uint32_t)0x00000000)
     + W! _4 j/ K' k7 O  ?+ k
291. #define FSMC_ECCPageSize_512Bytes                ((uint32_t)0x00020000)
     
292. #define FSMC_ECCPageSize_1024Bytes               ((uint32_t)0x00040000)
     : p+ i# F% G! E$ r/ B3 B
293. #define FSMC_ECCPageSize_2048Bytes               ((uint32_t)0x00060000)
     
294. #define FSMC_ECCPageSize_4096Bytes               ((uint32_t)0x00080000)
     - w9 r3 n; P8 j% p/ l0 j% Y
295. #define FSMC_ECCPageSize_8192Bytes               ((uint32_t)0x000A0000)
     6 A! ~1 m( r% N+ j, d! P6 s
296. #define IS_FSMC_ECCPAGE_SIZE(SIZE) (((SIZE) == FSMC_ECCPageSize_256Bytes) || \
     
297.                                     ((SIZE) == FSMC_ECCPageSize_512Bytes) || \
     
298.                                     ((SIZE) == FSMC_ECCPageSize_1024Bytes) || \
     
299.                                     ((SIZE) == FSMC_ECCPageSize_2048Bytes) || \
     * ~, W2 G: f4 R1 T9 p8 m: i% X
300.                                     ((SIZE) == FSMC_ECCPageSize_4096Bytes) || \
     
301.                                     ((SIZE) == FSMC_ECCPageSize_8192Bytes))
     
302. /**
     
303.   * @}
     % A8 H5 v! P! i
304.   */
     
305. 
     9 i4 R7 t& t5 X$ y
306. /** @defgroup FSMC_TCLR_Setup_Time
     
307.   * @{
     8 S+ L8 y* ?5 T( I0 g" L
308.   */
     " e& n- \; s0 _5 j$ Z
309. #define IS_FSMC_TCLR_TIME(TIME) ((TIME) <= 0xFF)
     
310. /**
     
311.   * @}
     & O$ W( f/ ^6 o6 q& c
312.   */
     - y* \  H9 j1 i6 }, p% H: Y9 t
313. 
     
314. /** @defgroup FSMC_TAR_Setup_Time
     
315.   * @{
     0 a* v7 p, w* L1 p; d
316.   */
     
317. #define IS_FSMC_TAR_TIME(TIME) ((TIME) <= 0xFF)
     , o0 ~$ L  T0 S) |& u8 s9 n
318. /**
     
319.   * @}
     
320.   */
     $ r% g) J; G" L
321. 
     
322. /** @defgroup FSMC_Setup_Time
     
323.   * @{
     
324.   */
     
325. #define IS_FSMC_SETUP_TIME(TIME) ((TIME) <= 0xFF)
     , m' {6 P# }4 X. @! u
326. /**
     * k! n7 _8 o8 \/ i8 n
327.   * @}
     
328.   */
     
329. 
     
330. /** @defgroup FSMC_Wait_Setup_Time
     
331.   * @{
     ! T) y7 Q* z$ M
332.   */
     
333. #define IS_FSMC_WAIT_TIME(TIME) ((TIME) <= 0xFF)
     7 K& R+ @# R6 [$ ]9 k; q
334. /**
     $ e8 x. K0 H1 I8 ~. p  |; R
335.   * @}
     
336.   */
     ) K6 j8 g: r* F3 n% E2 g$ g4 \; f
337. 
     
338. /** @defgroup FSMC_Hold_Setup_Time
     1 j; t' M# j3 ]4 \+ v
339.   * @{
     . @7 i( v4 D6 H
340.   */
     
341. #define IS_FSMC_HOLD_TIME(TIME) ((TIME) <= 0xFF)
     4 k4 ]3 y% z: y" t, s6 ^$ t
342. /**
     5 M* ]5 O+ ^0 V! t
343.   * @}
     % a# `' R* `. p9 Q! @) n5 L
344.   */
     
345. 
     
346. /** @defgroup FSMC_HiZ_Setup_Time
     6 J$ x: M. W9 z  a$ {" _) I( Q
347.   * @{
     9 a6 ~$ b6 W4 C* y. m# K
348.   */
     
349. #define IS_FSMC_HIZ_TIME(TIME) ((TIME) <= 0xFF)
     
350. /**
     
351.   * @}
     1 |0 y; n% k1 u7 ~& M' S
352.   */
     
353. 
     : d$ v$ l) u/ W5 }. h5 k
354. /** @defgroup FSMC_Interrupt_sources
     , z! C& U  B1 B3 A7 y
355.   * @{
     
356.   */
     
357. #define FSMC_IT_RisingEdge                       ((uint32_t)0x00000008)
     
358. #define FSMC_IT_Level                            ((uint32_t)0x00000010)
     6 P1 [4 q; n% O1 |% Z2 C" i
359. #define FSMC_IT_FallingEdge                      ((uint32_t)0x00000020)
     + R( \+ e; A+ S1 v
360. #define IS_FSMC_IT(IT) ((((IT) & (uint32_t)0xFFFFFFC7) == 0x00000000) && ((IT) != 0x00000000))
     ' {. ]3 f0 b- c; i! a
361. #define IS_FSMC_GET_IT(IT) (((IT) == FSMC_IT_RisingEdge) || \
       k% o" `) C  [; y9 A/ ^- t5 d
362.                             ((IT) == FSMC_IT_Level) || \
     
363.                             ((IT) == FSMC_IT_FallingEdge))
     , c  P) T3 a. u7 G1 f+ O
364. /**
       g- b+ b$ ?; X* n0 w3 B* ~
365.   * @}
     + c" Y/ v0 R7 u5 s
366.   */
     
367. 
     : B( O+ r6 [; G# x1 Y3 }
368. /** @defgroup FSMC_Flags
     
369.   * @{
     4 d* x- d* R3 {
370.   */
     5 W9 K- u" p3 N* M+ U
371. #define FSMC_FLAG_RisingEdge                     ((uint32_t)0x00000001)
     + a$ C& k6 S4 z# q" O3 p! F7 R* G- Q, P
372. #define FSMC_FLAG_Level                          ((uint32_t)0x00000002)
     ! v2 D1 u  Z( |+ P) V& @3 y
373. #define FSMC_FLAG_FallingEdge                    ((uint32_t)0x00000004)
     
374. #define FSMC_FLAG_FEMPT                          ((uint32_t)0x00000040)
     + ^2 Z+ R; s- ~' J( y0 q6 O6 c
375. #define IS_FSMC_GET_FLAG(FLAG) (((FLAG) == FSMC_FLAG_RisingEdge) || \
     
376.                                 ((FLAG) == FSMC_FLAG_Level) || \
     
377.                                 ((FLAG) == FSMC_FLAG_FallingEdge) || \
     
378.                                 ((FLAG) == FSMC_FLAG_FEMPT))
     # A. }  j0 y6 N6 T7 s' J
379. 
     
380. #define IS_FSMC_CLEAR_FLAG(FLAG) ((((FLAG) & (uint32_t)0xFFFFFFF8) == 0x00000000) && ((FLAG) != 0x00000000))
     

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03. 相关函数

1. /* NOR/SRAM Controller functions **********************************************/
   : G. C' p  f0 r( `  Q# Z/ `* Y
2. void FSMC_NORSRAMDeInit(uint32_t FSMC_Bank);
   & k5 d  Q: M0 \( o* o1 A% _" i8 _( r9 n
3. void FSMC_NORSRAMInit(FSMC_NORSRAMInitTypeDef* FSMC_NORSRAMInitStruct);
   
4. void FSMC_NORSRAMStructInit(FSMC_NORSRAMInitTypeDef* FSMC_NORSRAMInitStruct);
   
5. void FSMC_NORSRAMCmd(uint32_t FSMC_Bank, FunctionalState NewState);
   
6. 
   
7. /* NAND Controller functions **************************************************/
   
8. void FSMC_NANDDeInit(uint32_t FSMC_Bank);
   2 Q2 X: O# g/ S- z
9. void FSMC_NANDInit(FSMC_NANDInitTypeDef* FSMC_NANDInitStruct);
   
10. void FSMC_NANDStructInit(FSMC_NANDInitTypeDef* FSMC_NANDInitStruct);
    
11. void FSMC_NANDCmd(uint32_t FSMC_Bank, FunctionalState NewState);
    ( T3 ?8 G9 @5 ^* W. J2 ?# r% Q0 q
12. void FSMC_NANDECCCmd(uint32_t FSMC_Bank, FunctionalState NewState);
    
13. uint32_t FSMC_GetECC(uint32_t FSMC_Bank);
    
14. 
    $ _+ b/ U# `# |+ O
15. /* PCCARD Controller functions ************************************************/
    
16. void FSMC_PCCARDDeInit(void);
    
17. void FSMC_PCCARDInit(FSMC_PCCARDInitTypeDef* FSMC_PCCARDInitStruct);
    
18. void FSMC_PCCARDStructInit(FSMC_PCCARDInitTypeDef* FSMC_PCCARDInitStruct);
    ; q* e$ M' s  i9 R/ A2 N
19. void FSMC_PCCARDCmd(FunctionalState NewState);
    * \- i  g9 W4 C0 r7 t
20. 
    2 e5 M9 t& Y6 c2 m+ ^
21. /* Interrupts and flags management functions **********************************/
    
22. void FSMC_ITConfig(uint32_t FSMC_Bank, uint32_t FSMC_IT, FunctionalState NewState);
    
23. FlagStatus FSMC_GetFlagStatus(uint32_t FSMC_Bank, uint32_t FSMC_FLAG);
    
24. void FSMC_ClearFlag(uint32_t FSMC_Bank, uint32_t FSMC_FLAG);
    . Z+ s1 n# N  U9 {# L. m! \
25. ITStatus FSMC_GetITStatus(uint32_t FSMC_Bank, uint32_t FSMC_IT);
    
26. void FSMC_ClearITPendingBit(uint32_t FSMC_Bank, uint32_t FSMC_IT);

复制代码

04. 结构体封装
  }7 O7 K6 Y% K) |* P

1. typedef struct
   
2. {
   9 A' a- Y* H' I  |  ^9 S1 ~
3.   __IO uint32_t BTCR[8];    /*!< NOR/PSRAM chip-select control register(BCR) and chip-select timing register(BTR), Address offset: 0x00-1C */   
   ; p1 }, W3 v1 G! |+ l) @2 J
4. } FSMC_Bank1_TypeDef;
   . p- l. l, `; T" _; R1 l
5. 
   2 S8 V; `8 {2 D& h* [
6. /**
   6 d* ]; x5 ]% o
7.   * @brief Flexible Static Memory Controller Bank1E
   ( W( I* {2 S9 E" E. @
8.   */
   
9. 
   
10. typedef struct
    / V0 c5 T4 ^5 @8 Y# G
11. {
    
12.   __IO uint32_t BWTR[7];    /*!< NOR/PSRAM write timing registers, Address offset: 0x104-0x11C */
    
13. } FSMC_Bank1E_TypeDef;
    0 n9 l" Z7 z" _& h( S6 F; B! K2 t7 d4 A
14. 
    
15. /**
    $ J$ H- q, I. D  A
16.   * @brief Flexible Static Memory Controller Bank2
    8 ?  M% B2 E: u$ u) J
17.   */
    0 N3 B. b0 s7 V. b- q# s/ m' Y- p% c; K
18. 
    2 ~, K) I! a  T* W  T9 o. K
19. typedef struct
    
20. {
    
21.   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */
    
22.   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */
    
23.   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */
    
24.   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */
    3 m9 g% R3 l% t' T- Z; Q5 Q9 J3 X
25.   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */
    " Q. H6 o  K, t9 [
26.   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */
    
27. } FSMC_Bank2_TypeDef;
    / {' z6 l- f+ s9 T: g2 n2 a# X: X0 h
28. 
    , b' I3 g# w/ ]
29. /**
    7 L5 W: s  a* @1 g1 s7 P; e
30.   * @brief Flexible Static Memory Controller Bank3
    
31.   */
    9 t* B5 J# u: d2 J* p; V
32. 
    # r- u4 X6 C# q, t' a
33. typedef struct
    ( z2 L) ^- z+ |  ^* R' u( ~* x
34. {
    / c, B- y/ k. v
35.   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */
    : E( b1 x. b9 P& w1 Y+ T
36.   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */
    7 c7 P; ]. \: G0 L- I1 l5 ]: c
37.   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */
    
38.   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */
    # a8 U: X2 w9 Q& q
39.   uint32_t      RESERVED0;  /*!< Reserved, 0x90                                                            */
    ' C8 i1 \2 r4 Y: G0 s- {, H
40.   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */
    
41. } FSMC_Bank3_TypeDef;
    
42. 
    % }- I5 n, V$ ~7 ^+ J$ B! S' R% b
43. /**
    
44.   * @brief Flexible Static Memory Controller Bank4
    
45.   */
    
46. 
    
47. typedef struct
    
48. {
    2 K! ~- z; R1 k* w4 Z; H
49.   __IO uint32_t PCR4;       /*!< PC Card  control register 4,                       Address offset: 0xA0 */
    
50.   __IO uint32_t SR4;        /*!< PC Card  FIFO status and interrupt register 4,     Address offset: 0xA4 */
    
51.   __IO uint32_t PMEM4;      /*!< PC Card  Common memory space timing register 4,    Address offset: 0xA8 */
    8 c2 q1 M" Q) N4 r8 G- y7 x! s8 u
52.   __IO uint32_t PATT4;      /*!< PC Card  Attribute memory space timing register 4, Address offset: 0xAC */
      O7 H$ \! d9 U1 V. W/ P5 ]2 s
53.   __IO uint32_t PIO4;       /*!< PC Card  I/O space timing register 4,              Address offset: 0xB0 */
    
54. } FSMC_Bank4_TypeDef;
    ) v8 r' |2 U% E( z0 Z: A, ~3 H
55. 
    : T7 y" K- j, G, D6 H5 q

复制代码