01. 系统架构
& O! M' q( V5 B! f主系统由 32 位多层 AHB 总线矩阵构成，可实现以下部分的互连：
3 B) T% M# ^. F1 k● 八条主控总线：
! |$ ]  Q0 |, c— Cortex™-M4F 内核 I 总线、D 总线和 S 总线
6 U% }8 y' ^4 q. Q  t6 D1 I— DMA1 存储器总线
5 d* ]/ \3 h+ v! f+ \& s— DMA2 存储器总线
— DMA2 外设总线
' d, M# z7 s4 q' b0 v! D— 以太网 DMA 总线
— USB OTG HS DMA 总线
% r5 G# v- b3 O● 七条被控总线：
— 内部 Flash ICode 总线
1 r5 t. H& t9 {% S( K. }& M— 内部 Flash DCode 总线
— 主要内部 SRAM1 (112 KB)
— 辅助内部 SRAM2 (16 KB)
— 辅助内部 SRAM3 (64 KB)（仅适用于 STM32F42xxx 和 STM32F43xxx 器件）
— AHB1 外设（包括 AHB-APB 总线桥和 APB 外设）
— AHB2 外设
/ Q1 W# x6 H2 K% O+ X; }7 k% t— FSMC
( K2 X  h3 E8 }' n# r
借助总线矩阵，可以实现主控总线到被控总线的访问，这样即使在多个高速外设同时运行期间，系统也可以实现并发访问和高效运行。

: S* W) Q  s5 \% B, ^0 t6 G注意:

64 KB CCM （内核耦合存储器）数据 RAM 不属于总线矩阵（请参见图 1 ： STM32F405xx/07xx和 STM32F415xx/17xx 器件的系统架构和图 2 ： STM32F42xxx 和 STM32F43xxx 器件的系统架构）。只能通过 CPU 对其进行访问。
6 S6 }7 l/ u+ k1 `$ D- @& I
! T; v. ?9 u1 L. q: K* f9 c1 U02. 总线架构图
, i  L) @! h) k& a

! s2 g9 s8 B: i8 K
4 j/ a: {/ b% ]3 ^1 ~0 D$ H03. 总线详解
+ L3 j3 ~) X* _* c3.1 S0 ：I 总线
! j5 p+ F/ f7 d此总线用于将 Cortex™-M4F 内核的指令总线连接到总线矩阵。内核通过此总线获取指令。此总线访问的对象是包含代码的存储器（内部 Flash/SRAM 或通过 FSMC 的外部存储器）。

2 s2 o/ i3 H- B+ M6 P* z3.2 S1 ：D 总线
此总线用于将 Cortex™-M4F 数据总线和 64 KB CCM 数据 RAM 连接到总线矩阵。内核通过此总线进行立即数加载和调试访问。此总线访问的对象是包含代码或数据的存储器（内部Flash 或通过 FSMC 的外部存储器）。

3.3 S2 ：S 总线
; {2 J! L5 \9 R, }, X' p, {此总线用于将 Cortex™-M4F 内核的系统总线连接到总线矩阵。此总线用于访问位于外设或 SRAM 中的数据。也可通过此总线获取指令（效率低于 ICode）。此总线访问的对象是112 KB、64 KB 和 16 KB 的内部 SRAM、包括 APB 外设在内的 AHB1 外设、AHB2 外设以及通过 FSMC 的外部存储器。
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3.4 S3 、S4 ：DMA 存储器总线
此总线用于将 DMA 存储器总线主接口连接到总线矩阵。DMA 通过此总线来执行存储器数据的传入和传出。此总线访问的对象是数据存储器：内部 SRAM（112 KB、64 KB、16 KB）以及通过 FSMC 的外部存储器。

1 J( o1 L0 g9 I/ j& O2 E! }3.5 S5 ：DMA 外设总线
8 [& |& i9 x5 H. B; J+ }此总线用于将 DMA 外设主总线接口连接到总线矩阵。DMA 通过此总线访问 AHB 外设或执行存储器间的数据传输。此总线访问的对象是 AHB 和 APB 外设以及数据存储器：内部SRAM 以及通过 FSMC 的外部存储器。
' N7 x, g8 `! h% R/ k2 O
+ F! ]3 T) k( |9 v3.6 S6 ：以太网 DMA 总线
此总线用于将以太网 DMA 主接口连接到总线矩阵。以太网 DMA 通过此总线向存储器存取数据。此总线访问的对象是数据存储器：内部 SRAM（112 KB、64 KB 和 16 KB）以及通过FSMC 的外部存储器。

3.7 S7 ：USB OTG HS DMA 总线
* x0 @  u. m: z此总线用于将 USB OTG HS DMA 主接口连接到总线矩阵。USB OTG DMA 通过此总线向存储器加载/存储数据。此总线访问的对象是数据存储器：内部 SRAM（112 KB、64 KB 和 16 KB）以及通过 FSMC 的外部存储器。

3.8 AHB/APB 总线桥 (APB)
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借助两个 AHB/APB 总线桥 APB1 和 APB2，可在 AHB 总线与两个 APB 总线之间实现完全同步的连接，从而灵活选择外设频率。
( X1 e- q% }* l1 }
# n# k* _  h9 J; m每次芯片复位后，所有外设时钟都被关闭（SRAM 和 Flash 接口除外）。使用外设前，必须在 RCC_AHBxENR 或 RCC_APBxENR 寄存器中使能其时钟。

% u' ]3 v9 [+ y1 |/ N# p总线矩阵用于主控总线之间的访问仲裁管理。仲裁采用循环调度算法。

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