01. 概述
FSMC 相关的库函数分布在 stm32f4xx_fsmc.c 文件和头文件 stm32f4xx_fsmc.h 中。

% _5 g" c: M/ W( r' A- K* i# k02. 相关类型
4 k9 V. f, e0 M$ u3 P0 X! yFSMC_NORSRAMTimingInitTypeDef类型

5 J, o. j. |# O2 O1 }

1. 
   
2. /**
   
3.   * @brief  Timing parameters For NOR/SRAM Banks  
   
4.   */
   
5. typedef struct
   
6. {
   
7.   uint32_t FSMC_AddressSetupTime;       /*!< Defines the number of HCLK cycles to configure
   
8.                                              the duration of the address setup time.
   3 d) V) G5 r9 J' ?" o0 R9 d2 F
9.                                              This parameter can be a value between 0 and 0xF.
   4 x) A4 w( k3 v  ]
10.                                              @note This parameter is not used with synchronous NOR Flash memories. */
    
11. 
    
12.   uint32_t FSMC_AddressHoldTime;        /*!< Defines the number of HCLK cycles to configure
    
13.                                              the duration of the address hold time.
    
14.                                              This parameter can be a value between 0 and 0xF.
    
15.                                              @note This parameter is not used with synchronous NOR Flash memories.*/
    
16. 
    
17.   uint32_t FSMC_DataSetupTime;          /*!< Defines the number of HCLK cycles to configure
    ( V& m4 M7 J' I
18.                                              the duration of the data setup time.
    
19.                                              This parameter can be a value between 0 and 0xFF.
    
20.                                              @note This parameter is used for SRAMs, ROMs and asynchronous multiplexed NOR Flash memories. */
    
21. 
    
22.   uint32_t FSMC_BusTurnAroundDuration;  /*!< Defines the number of HCLK cycles to configure
    
23.                                              the duration of the bus turnaround.
    ' j: D4 Q( Z6 `! B
24.                                              This parameter can be a value between 0 and 0xF.
    
25.                                              @note This parameter is only used for multiplexed NOR Flash memories. */
    
26. 
    3 ~- \, c, }( B. H9 n) f0 ?
27.   uint32_t FSMC_CLKDivision;            /*!< Defines the period of CLK clock output signal, expressed in number of HCLK cycles.
    
28.                                              This parameter can be a value between 1 and 0xF.
    
29.                                              @note This parameter is not used for asynchronous NOR Flash, SRAM or ROM accesses. */
    
30. 
    
31.   uint32_t FSMC_DataLatency;            /*!< Defines the number of memory clock cycles to issue
    
32.                                              to the memory before getting the first data.
    
33.                                              The parameter value depends on the memory type as shown below:
    - u/ w9 w+ B; H+ c% T& w% c
34.                                               - It must be set to 0 in case of a CRAM
    
35.                                               - It is don't care in asynchronous NOR, SRAM or ROM accesses
    5 f, s" `) k2 y, E$ R+ Q
36.                                               - It may assume a value between 0 and 0xF in NOR Flash memories
    
37.                                                 with synchronous burst mode enable */
    9 C! N2 r- x1 w: [3 c0 }1 V
38. 
    1 U3 t% X- M. Y' G1 r' L5 H' y
39.   uint32_t FSMC_AccessMode;             /*!< Specifies the asynchronous access mode.
    
40.                                              This parameter can be a value of @ref FSMC_Access_Mode */
    
41. }FSMC_NORSRAMTimingInitTypeDef;

复制代码

' ^* |- f. }0 Z( OFSMC_NORSRAMInitTypeDef类型
* h- g5 `% T9 R7 q! u! `
: y5 F% `" d$ d, j

1. /**
   ! Q. J3 l( ?+ ]. b, O) ]& {9 F
2.   * @brief  FSMC NOR/SRAM Init structure definition
   + n+ v* n/ u/ e- J; q/ [  \
3.   */
   . F* P$ Q- u# k/ t7 T
4. typedef struct
   
5. {
   ; [3 z3 v* J) A3 }% D
6.   uint32_t FSMC_Bank;                /*!< Specifies the NOR/SRAM memory bank that will be used.
   + \# [/ _& _$ C6 r1 r. e
7.                                           This parameter can be a value of @ref FSMC_NORSRAM_Bank */
   + K0 w& H+ u7 D4 b" o: b
8. 
   ' r3 K7 e2 e5 m0 k  ^
9.   uint32_t FSMC_DataAddressMux;      /*!< Specifies whether the address and data values are
   
10.                                           multiplexed on the data bus or not.
    ! H/ w6 C5 J6 X, ~
11.                                           This parameter can be a value of @ref FSMC_Data_Address_Bus_Multiplexing */
    
12. 
    
13.   uint32_t FSMC_MemoryType;          /*!< Specifies the type of external memory attached to
    
14.                                           the corresponding memory bank.
    9 u, q0 M& A* A5 J# S  q
15.                                           This parameter can be a value of @ref FSMC_Memory_Type */
    # D$ c1 J! T- j. Q: O4 L2 d
16. 
    
17.   uint32_t FSMC_MemoryDataWidth;     /*!< Specifies the external memory device width.
    ( m1 E. s! r: y+ @6 o, I
18.                                           This parameter can be a value of @ref FSMC_Data_Width */
    + f+ B$ G, ]& u  [$ X' X- s2 x1 [/ j
19. 
    + x4 P( t2 q( `: h
20.   uint32_t FSMC_BurstAccessMode;     /*!< Enables or disables the burst access mode for Flash memory,
    & V$ y! `# f8 V* Z; E6 z
21.                                           valid only with synchronous burst Flash memories.
    - v: i& s  @: b1 v7 Q. ?
22.                                           This parameter can be a value of @ref FSMC_Burst_Access_Mode */
    5 ~1 s6 t4 T2 b. q* ]
23. 
    
24.   uint32_t FSMC_AsynchronousWait;     /*!< Enables or disables wait signal during asynchronous transfers,
    * K& v1 B. U  U/ q0 f+ b5 ~
25.                                           valid only with asynchronous Flash memories.
    
26.                                           This parameter can be a value of @ref FSMC_AsynchronousWait */                                          
    
27. 
    ' W* U; H  T5 V) c3 @; E! E( E
28.   uint32_t FSMC_WaitSignalPolarity;  /*!< Specifies the wait signal polarity, valid only when accessing
    
29.                                           the Flash memory in burst mode.
    9 ^4 ]0 K$ h  g6 E9 r: Q
30.                                           This parameter can be a value of @ref FSMC_Wait_Signal_Polarity */
    
31. 
    / O2 n  n- ^) {/ K$ B$ O. A: M
32.   uint32_t FSMC_WrapMode;            /*!< Enables or disables the Wrapped burst access mode for Flash
    
33.                                           memory, valid only when accessing Flash memories in burst mode.
    
34.                                           This parameter can be a value of @ref FSMC_Wrap_Mode */
    
35. 
    " H5 \% A& g+ S. H) V
36.   uint32_t FSMC_WaitSignalActive;    /*!< Specifies if the wait signal is asserted by the memory one
    
37.                                           clock cycle before the wait state or during the wait state,
    " O+ u$ x! Z4 U% d$ g' j8 L# }
38.                                           valid only when accessing memories in burst mode.
    
39.                                           This parameter can be a value of @ref FSMC_Wait_Timing */
    8 Z- S0 `+ l) ?0 N
40. 
    + y' }$ ~  ?; U. Z9 [* m& h' S
41.   uint32_t FSMC_WriteOperation;      /*!< Enables or disables the write operation in the selected bank by the FSMC.
      J+ K* g" i0 a4 P- ?: t$ x4 [
42.                                           This parameter can be a value of @ref FSMC_Write_Operation */
    
43. 
    
44.   uint32_t FSMC_WaitSignal;          /*!< Enables or disables the wait state insertion via wait
    ' v2 e& I( f. n) F* `9 ?
45.                                           signal, valid for Flash memory access in burst mode.
    
46.                                           This parameter can be a value of @ref FSMC_Wait_Signal */
    , W9 B" Z5 M) e; d6 v
47. 
    
48.   uint32_t FSMC_ExtendedMode;        /*!< Enables or disables the extended mode.
    . r. o3 `9 r; o  C6 C
49.                                           This parameter can be a value of @ref FSMC_Extended_Mode */
    
50. 
    . P& B) h4 r, x' M. e- ]
51.   uint32_t FSMC_WriteBurst;          /*!< Enables or disables the write burst operation.
    7 W, C  ^: n& `9 r" m
52.                                           This parameter can be a value of @ref FSMC_Write_Burst */
    $ s7 l1 p! q9 H6 z, f4 H* q) ?
53. 
    - f3 G, ]  o. g* T6 s- _
54.   FSMC_NORSRAMTimingInitTypeDef* FSMC_ReadWriteTimingStruct; /*!< Timing Parameters for write and read access if the  Extended Mode is not used*/  
    * ^& N7 @: l$ V! h1 K) M: n
55. 
    
56.   FSMC_NORSRAMTimingInitTypeDef* FSMC_WriteTimingStruct;     /*!< Timing Parameters for write access if the  Extended Mode is used*/      
    $ e, I; P7 \3 H
57. }FSMC_NORSRAMInitTypeDef;

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FSMC_NAND_PCCARDTimingInitTypeDef类型

1. /**
   
2.   * @brief  Timing parameters For FSMC NAND and PCCARD Banks
   8 {/ U3 s8 Y3 y  k* z' L! _+ a
3.   */
   
4. typedef struct
   - ^4 m% B3 A/ q" x4 c5 l
5. {
   
6.   uint32_t FSMC_SetupTime;      /*!< Defines the number of HCLK cycles to setup address before
   
7.                                      the command assertion for NAND Flash read or write access
   
8.                                      to common/Attribute or I/O memory space (depending on
   / F) o' V7 D9 v& A5 M6 l" ~
9.                                      the memory space timing to be configured).
   / ^. d+ L+ r' q3 T) |( K
10.                                      This parameter can be a value between 0 and 0xFF.*/
    
11. 
    # k) F3 n# O) f1 ?# [
12.   uint32_t FSMC_WaitSetupTime;  /*!< Defines the minimum number of HCLK cycles to assert the
    , L$ g$ |" p% b
13.                                      command for NAND Flash read or write access to
    & |; q6 Q+ p+ ^( U- P2 g
14.                                      common/Attribute or I/O memory space (depending on the
    
15.                                      memory space timing to be configured).
    
16.                                      This parameter can be a number between 0x00 and 0xFF */
    
17. 
    
18.   uint32_t FSMC_HoldSetupTime;  /*!< Defines the number of HCLK clock cycles to hold address
    
19.                                      (and data for write access) after the command de-assertion
    
20.                                      for NAND Flash read or write access to common/Attribute
    
21.                                      or I/O memory space (depending on the memory space timing
    
22.                                      to be configured).
    - o7 X# r  X; s* z5 {
23.                                      This parameter can be a number between 0x00 and 0xFF */
    
24. 
    
25.   uint32_t FSMC_HiZSetupTime;   /*!< Defines the number of HCLK clock cycles during which the
    2 I* h4 }, Y: R) R- j2 z; v
26.                                      data bus is kept in HiZ after the start of a NAND Flash
    6 ^2 p- f7 \, J: }
27.                                      write access to common/Attribute or I/O memory space (depending
    3 W$ @9 a$ B+ `) r: m
28.                                      on the memory space timing to be configured).
    ) x1 K7 M; B% r; A
29.                                      This parameter can be a number between 0x00 and 0xFF */
    
30. }FSMC_NAND_PCCARDTimingInitTypeDef;

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/ ^; t  y( w& i9 uFSMC_NANDInitTypeDef类型
: \/ e' r6 o% E  m

1. /**
   5 \9 E+ C9 v/ \( z4 |) ?. L
2.   * @brief  FSMC NAND Init structure definition
   7 l/ S1 r4 o; v- D
3.   */
   , y% n* V, L" Y5 Y8 F# A
4. typedef struct
   4 d6 S/ n2 L2 p. J
5. {
   
6.   uint32_t FSMC_Bank;              /*!< Specifies the NAND memory bank that will be used.
     H! D6 z4 l+ ~& G) A: @
7.                                       This parameter can be a value of @ref FSMC_NAND_Bank */
   
8. 
   
9.   uint32_t FSMC_Waitfeature;      /*!< Enables or disables the Wait feature for the NAND Memory Bank.
   3 d2 s* n- a2 _1 G5 I
10.                                        This parameter can be any value of @ref FSMC_Wait_feature */
    + m- O7 |1 T$ N4 D% \& x
11. 
    
12.   uint32_t FSMC_MemoryDataWidth;  /*!< Specifies the external memory device width.
    : w- O; [: ~1 B" G$ I# p6 U
13.                                        This parameter can be any value of @ref FSMC_Data_Width */
    
14. 
    
15.   uint32_t FSMC_ECC;              /*!< Enables or disables the ECC computation.
    
16.                                        This parameter can be any value of @ref FSMC_ECC */
    
17. 
    
18.   uint32_t FSMC_ECCPageSize;      /*!< Defines the page size for the extended ECC.
    
19.                                        This parameter can be any value of @ref FSMC_ECC_Page_Size */
    
20. 
    & F$ y5 d  d, `3 c
21.   uint32_t FSMC_TCLRSetupTime;    /*!< Defines the number of HCLK cycles to configure the
    ' q" w  R, C( }1 _+ O: _
22.                                        delay between CLE low and RE low.
    / h: \! U4 M1 D2 I3 m! {9 O
23.                                        This parameter can be a value between 0 and 0xFF. */
    
24. 
    
25.   uint32_t FSMC_TARSetupTime;     /*!< Defines the number of HCLK cycles to configure the
    3 Q- l9 E8 d3 ]0 H
26.                                        delay between ALE low and RE low.
    
27.                                        This parameter can be a number between 0x0 and 0xFF */
    
28. 
    
29.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_CommonSpaceTimingStruct;   /*!< FSMC Common Space Timing */
    
30. 
    7 p) [# m; e: h( ^8 ~
31.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_AttributeSpaceTimingStruct; /*!< FSMC Attribute Space Timing */
    
32. }FSMC_NANDInitTypeDef;

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4 A& c$ {% P! A! vFSMC_PCCARDInitTypeDef类型

: y- [) _1 D; z5 b. Q8 `5 G8 ^: n

1. /**
   7 @) l5 N1 z: F; x4 w  L& h
2.   * @brief  FSMC PCCARD Init structure definition
   & z! @) @6 w) K1 J
3.   */
   3 O* {: z* g2 g0 P
4. 
   ' t1 e1 r- K0 w% a
5. typedef struct
   
6. {
   
7.   uint32_t FSMC_Waitfeature;    /*!< Enables or disables the Wait feature for the Memory Bank.
   
8.                                     This parameter can be any value of @ref FSMC_Wait_feature */
   ( k: H/ J; E5 I5 V
9. 
     v; z; f* o: ?" {0 t! L+ w
10.   uint32_t FSMC_TCLRSetupTime;  /*!< Defines the number of HCLK cycles to configure the
    
11.                                      delay between CLE low and RE low.
    
12.                                      This parameter can be a value between 0 and 0xFF. */
    3 C9 ^2 Z) w' w
13. 
    ' ?# ^8 s9 p' O: c' ^6 E4 f
14.   uint32_t FSMC_TARSetupTime;   /*!< Defines the number of HCLK cycles to configure the
    
15.                                      delay between ALE low and RE low.
    5 ^( u" S& A0 `8 Y
16.                                      This parameter can be a number between 0x0 and 0xFF */
    
17. 
    
18. 
    2 D0 d* i& [9 w! W
19.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_CommonSpaceTimingStruct; /*!< FSMC Common Space Timing */
    . k! C  z( n6 `' `0 O
20. 
    
21.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_AttributeSpaceTimingStruct;  /*!< FSMC Attribute Space Timing */
    - x( G2 O& r( I) @7 b
22. 
    
23.   FSMC_NAND_PCCARDTimingInitTypeDef*  FSMC_IOSpaceTimingStruct; /*!< FSMC IO Space Timing */  
    
24. }FSMC_PCCARDInitTypeDef;

复制代码

相关宏定义
) }  h, Z  m" }2 h- g2 l  v- a$ }
  {+ K7 j9 p9 z6 {$ o* E

1. /** @defgroup FSMC_Exported_Constants
   
2.   * @{
   
3.   */
   1 R2 {' i% n+ Y% r
4. 
   
5. /** @defgroup FSMC_NORSRAM_Bank
   " @% I( X6 K% S) W' @
6.   * @{
   . Q0 d' q! X. g/ c2 @8 _9 ~# q& Y
7.   */
   
8. #define FSMC_Bank1_NORSRAM1                      ((uint32_t)0x00000000)
   % O; c( C5 H& J% n
9. #define FSMC_Bank1_NORSRAM2                      ((uint32_t)0x00000002)
   - L' Z% f% K6 a# f
10. #define FSMC_Bank1_NORSRAM3                      ((uint32_t)0x00000004)
    
11. #define FSMC_Bank1_NORSRAM4                      ((uint32_t)0x00000006)
    
12. /**
    ' u3 y- _' C) b1 |9 F7 ]
13.   * @}
    
14.   */
    0 k0 J" W9 t9 b4 `5 J+ p0 M. H
15. 
    4 Y/ M) T1 [8 Q! K
16. /** @defgroup FSMC_NAND_Bank
    & T( z7 G* ~& c" T* ?) H
17.   * @{
    
18.   */  
    / }5 \) ?  i% o* T2 O3 j
19. #define FSMC_Bank2_NAND                          ((uint32_t)0x00000010)
    # F3 }+ v8 a+ H  N
20. #define FSMC_Bank3_NAND                          ((uint32_t)0x00000100)
    
21. /**
      D6 S5 u6 C8 ~' R, Q8 c
22.   * @}
    " k3 H' ]2 J; K& D( I- D+ `
23.   */
    $ s) N/ h5 v' G, i2 @' z3 _% v
24. 
    
25. /** @defgroup FSMC_PCCARD_Bank
    ' Y" ?* h2 {; X4 `
26.   * @{
    ; u! h9 Y1 U2 F) X
27.   */   
    + B: A4 O0 K! T" y
28. #define FSMC_Bank4_PCCARD                        ((uint32_t)0x00001000)
    
29. /**
    
30.   * @}
    
31.   */
    : J, Z1 r( T6 }: o9 P9 F" c
32. 
    7 X! `8 z5 K2 L( l4 K( U8 e3 X; o
33. #define IS_FSMC_NORSRAM_BANK(BANK) (((BANK) == FSMC_Bank1_NORSRAM1) || \
    
34.                                     ((BANK) == FSMC_Bank1_NORSRAM2) || \
    
35.                                     ((BANK) == FSMC_Bank1_NORSRAM3) || \
    
36.                                     ((BANK) == FSMC_Bank1_NORSRAM4))
    . \5 u5 ?; P* ?. N" ~
37. 
    
38. #define IS_FSMC_NAND_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \
    
39.                                  ((BANK) == FSMC_Bank3_NAND))
    
40. 
    / m0 u% X! Z6 ^6 R3 k  n
41. #define IS_FSMC_GETFLAG_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \
    & V2 m! S- V- N
42.                                     ((BANK) == FSMC_Bank3_NAND) || \
    - T! Z$ k7 w4 E& M1 I' u7 x
43.                                     ((BANK) == FSMC_Bank4_PCCARD))
    
44. 
    # F4 S9 Q0 q* o7 u$ L* X. A7 n
45. #define IS_FSMC_IT_BANK(BANK) (((BANK) == FSMC_Bank2_NAND) || \
    0 b7 \7 C; d) Y
46.                                ((BANK) == FSMC_Bank3_NAND) || \
    9 T; p( b( R$ i$ J, S  H8 `, J
47.                                ((BANK) == FSMC_Bank4_PCCARD))
    
48. 
    # z/ o/ T: {; v) E
49. /** @defgroup FSMC_NOR_SRAM_Controller
    
50.   * @{
    
51.   */
    
52. 
    0 O) A8 N2 K+ K* d' O# I
53. /** @defgroup FSMC_Data_Address_Bus_Multiplexing
    ( Z) _4 K6 D# R: s" ^7 d* J  m( e& G
54.   * @{
    7 i* N8 q1 J# u+ w6 X& P
55.   */
    
56. 
      c, @' ?8 ]4 g+ \3 I
57. #define FSMC_DataAddressMux_Disable                ((uint32_t)0x00000000)
    + V. y6 O6 \  g# _1 }; Z& e5 P
58. #define FSMC_DataAddressMux_Enable                 ((uint32_t)0x00000002)
    ( ~: h' k3 h9 @; Q' j
59. #define IS_FSMC_MUX(MUX) (((MUX) == FSMC_DataAddressMux_Disable) || \
    9 @" \. R9 Y& u* P. Y: F
60.                           ((MUX) == FSMC_DataAddressMux_Enable))
    
61. /**
    2 F: V3 A: V" h# a7 K$ l$ D$ l2 x9 y
62.   * @}
    , T9 Z0 R: [) \
63.   */
    
64. 
    ; H6 S3 N, i, W" D% ]* {
65. /** @defgroup FSMC_Memory_Type
    0 D  q8 u, C6 i3 m3 K0 d
66.   * @{
    2 m# J- i4 {9 V6 P  L" t; E  Y) S
67.   */
    & L  }, z5 |0 |4 n" X2 J
68. 
    ; p7 V; b# j3 D0 O" s
69. #define FSMC_MemoryType_SRAM                     ((uint32_t)0x00000000)
    
70. #define FSMC_MemoryType_PSRAM                    ((uint32_t)0x00000004)
    * Y4 l9 ~4 Y! `: V
71. #define FSMC_MemoryType_NOR                      ((uint32_t)0x00000008)
    4 Y/ q7 R" s! x& h1 |' t; a
72. #define IS_FSMC_MEMORY(MEMORY) (((MEMORY) == FSMC_MemoryType_SRAM) || \
    
73.                                 ((MEMORY) == FSMC_MemoryType_PSRAM)|| \
    
74.                                 ((MEMORY) == FSMC_MemoryType_NOR))
    
75. /**
    
76.   * @}
    - Q6 F4 N  E% Y, ?8 m
77.   */
    
78. 
    - e3 ^; f* G- ]5 C4 i7 v
79. /** @defgroup FSMC_Data_Width
    
80.   * @{
    
81.   */
    
82. 
    $ D2 F$ l8 ^" `
83. #define FSMC_MemoryDataWidth_8b                  ((uint32_t)0x00000000)
    
84. #define FSMC_MemoryDataWidth_16b                 ((uint32_t)0x00000010)
    / K) a% w& L6 T6 l$ J
85. #define IS_FSMC_MEMORY_WIDTH(WIDTH) (((WIDTH) == FSMC_MemoryDataWidth_8b) || \
    # k/ l7 X  v. c, V, R3 L
86.                                      ((WIDTH) == FSMC_MemoryDataWidth_16b))
      X! N' G3 G2 b9 I/ s$ Z! H
87. /**
    
88.   * @}
    
89.   */
    $ S) s7 X. m& @3 q: w
90. 
    
91. /** @defgroup FSMC_Burst_Access_Mode
    ) M' m0 E  e( @5 O2 S: d
92.   * @{
    
93.   */
    . ~! K) b6 Q; a3 q
94. 
    
95. #define FSMC_BurstAccessMode_Disable             ((uint32_t)0x00000000)
    + N- x$ h: U& m9 \7 d4 ~6 O* c& U& I
96. #define FSMC_BurstAccessMode_Enable              ((uint32_t)0x00000100)
    $ I1 f$ D4 I  ]3 C1 k0 M
97. #define IS_FSMC_BURSTMODE(STATE) (((STATE) == FSMC_BurstAccessMode_Disable) || \
    
98.                                   ((STATE) == FSMC_BurstAccessMode_Enable))
    
99. /**
    - `' u# p: s+ u% T
100.   * @}
     
101.   */
     7 y# a- r) j* b5 v$ S0 ^: V
102. 
     1 p$ h& W  S+ Q. X
103. /** @defgroup FSMC_AsynchronousWait
     
104.   * @{
     
105.   */
     ! x* P. d5 D0 ?/ U6 n2 ^# u
106. #define FSMC_AsynchronousWait_Disable            ((uint32_t)0x00000000)
     
107. #define FSMC_AsynchronousWait_Enable             ((uint32_t)0x00008000)
     
108. #define IS_FSMC_ASYNWAIT(STATE) (((STATE) == FSMC_AsynchronousWait_Disable) || \
     
109.                                  ((STATE) == FSMC_AsynchronousWait_Enable))
     9 f( m- ^. _  J5 x
110. /**
     
111.   * @}
     9 H. X6 i# s7 g; K, ]
112.   */
     
113. 
     % p$ w2 A% t: G& u; P' T
114. /** @defgroup FSMC_Wait_Signal_Polarity
     % s) {6 [( `5 B
115.   * @{
     
116.   */
     % i7 {$ @$ d# s( W' Q
117. #define FSMC_WaitSignalPolarity_Low              ((uint32_t)0x00000000)
       B, Y- z& {0 U, J) J( z- Z0 w
118. #define FSMC_WaitSignalPolarity_High             ((uint32_t)0x00000200)
     1 Q8 p3 Z3 K7 V- R- y
119. #define IS_FSMC_WAIT_POLARITY(POLARITY) (((POLARITY) == FSMC_WaitSignalPolarity_Low) || \
     - ]6 H! p' c2 K$ i6 l$ f2 p
120.                                          ((POLARITY) == FSMC_WaitSignalPolarity_High))
     6 z! F, E7 {6 w, k
121. /**
     ; b$ y, w, H: U9 e# ~8 P
122.   * @}
     2 U) S) g3 }- F" c* n
123.   */
     
124. 
     . s2 B# ~" x$ o
125. /** @defgroup FSMC_Wrap_Mode
     
126.   * @{
     & D1 ~2 j- J& o5 B3 i0 u
127.   */
     
128. #define FSMC_WrapMode_Disable                    ((uint32_t)0x00000000)
     
129. #define FSMC_WrapMode_Enable                     ((uint32_t)0x00000400)
       Y" b0 C7 Y/ N4 [9 t& Y; A# M
130. #define IS_FSMC_WRAP_MODE(MODE) (((MODE) == FSMC_WrapMode_Disable) || \
     
131.                                  ((MODE) == FSMC_WrapMode_Enable))
     
132. /**
     
133.   * @}
     
134.   */
     & M2 [$ K' }/ b/ t: r! k
135. 
     / A# W: T$ Q0 Y6 d$ Y3 n7 F: m  N. u
136. /** @defgroup FSMC_Wait_Timing
     
137.   * @{
     9 T3 l1 Y$ x6 _
138.   */
     
139. #define FSMC_WaitSignalActive_BeforeWaitState    ((uint32_t)0x00000000)
     ) M6 Z/ I8 s% |
140. #define FSMC_WaitSignalActive_DuringWaitState    ((uint32_t)0x00000800)
     
141. #define IS_FSMC_WAIT_SIGNAL_ACTIVE(ACTIVE) (((ACTIVE) == FSMC_WaitSignalActive_BeforeWaitState) || \
     1 l/ o. M  G7 O/ _* G$ s' W6 a
142.                                             ((ACTIVE) == FSMC_WaitSignalActive_DuringWaitState))
     9 N4 E& N6 h6 {9 k+ n
143. /**
     5 `, x6 q9 _6 J" |1 }/ f
144.   * @}
     # t% R% I; ]6 C$ e% y
145.   */
     
146. 
     ! @4 C4 T9 O: ?5 C8 @3 j
147. /** @defgroup FSMC_Write_Operation
     
148.   * @{
     9 l- G5 ]0 z2 @. v* o& i
149.   */
     
150. #define FSMC_WriteOperation_Disable                     ((uint32_t)0x00000000)
     % _. l0 J, ?; g! d# ~3 o% C& Q
151. #define FSMC_WriteOperation_Enable                      ((uint32_t)0x00001000)
     
152. #define IS_FSMC_WRITE_OPERATION(OPERATION) (((OPERATION) == FSMC_WriteOperation_Disable) || \
     + n* h/ W5 {" L3 s# i' E
153.                                             ((OPERATION) == FSMC_WriteOperation_Enable))                        
     
154. /**
     " ]/ d" M8 j+ t/ `/ B
155.   * @}
     
156.   */
     . E- o7 H. b* b3 h: g
157. 
     
158. /** @defgroup FSMC_Wait_Signal
     ' a5 k" c' a7 `/ ?2 O7 \
159.   * @{
     2 ^4 X5 A% J, H* F6 y( `7 v" e
160.   */
     
161. #define FSMC_WaitSignal_Disable                  ((uint32_t)0x00000000)
     9 ^" I$ {; U' b: A# k. c
162. #define FSMC_WaitSignal_Enable                   ((uint32_t)0x00002000)
     
163. #define IS_FSMC_WAITE_SIGNAL(SIGNAL) (((SIGNAL) == FSMC_WaitSignal_Disable) || \
     : A9 N4 c+ Q3 W& {
164.                                       ((SIGNAL) == FSMC_WaitSignal_Enable))
     
165. /**
     
166.   * @}
     7 x" u# X4 z$ V5 {
167.   */
     8 h2 W* x. j6 g
168. 
     
169. /** @defgroup FSMC_Extended_Mode
     
170.   * @{
     5 J/ z+ e1 ~3 @5 Y; U
171.   */
     
172. #define FSMC_ExtendedMode_Disable                ((uint32_t)0x00000000)
     ' k0 I& _9 y6 m/ f" I
173. #define FSMC_ExtendedMode_Enable                 ((uint32_t)0x00004000)
     1 H7 i) T  X8 J8 u& H
174. 
     $ P! E# u3 E$ M0 N" A
175. #define IS_FSMC_EXTENDED_MODE(MODE) (((MODE) == FSMC_ExtendedMode_Disable) || \
     
176.                                      ((MODE) == FSMC_ExtendedMode_Enable))
     
177. /**
     
178.   * @}
     " M2 j" S) Q' r, |& ]
179.   */
     
180. 
     
181. /** @defgroup FSMC_Write_Burst
     
182.   * @{
     
183.   */
     
184. 
     . I, h- G; j* r( [
185. #define FSMC_WriteBurst_Disable                  ((uint32_t)0x00000000)
     2 I; w  W! W& _6 k
186. #define FSMC_WriteBurst_Enable                   ((uint32_t)0x00080000)
     
187. #define IS_FSMC_WRITE_BURST(BURST) (((BURST) == FSMC_WriteBurst_Disable) || \
     
188.                                     ((BURST) == FSMC_WriteBurst_Enable))
     
189. /**
     
190.   * @}
       j9 [, J0 @9 D; P2 c1 n( w
191.   */
     . N  e6 P( K! x1 O/ z6 A
192. 
     / g  S# e( u' D. b% L
193. /** @defgroup FSMC_Address_Setup_Time
     ; u- N, g  r7 K6 e  q
194.   * @{
     " k% C. A# P2 a% `9 t' w
195.   */
     
196. #define IS_FSMC_ADDRESS_SETUP_TIME(TIME) ((TIME) <= 0xF)
     
197. /**
     
198.   * @}
     
199.   */
     
200. 
     
201. /** @defgroup FSMC_Address_Hold_Time
     
202.   * @{
     
203.   */
     
204. #define IS_FSMC_ADDRESS_HOLD_TIME(TIME) ((TIME) <= 0xF)
     
205. /**
     
206.   * @}
     
207.   */
     0 Q. \$ V) v" g" |
208. 
     1 t8 @) D. p' [4 l% d
209. /** @defgroup FSMC_Data_Setup_Time
     
210.   * @{
     7 u' A9 f. z) n& f" k5 T2 K; E, X' i
211.   */
     
212. #define IS_FSMC_DATASETUP_TIME(TIME) (((TIME) > 0) && ((TIME) <= 0xFF))
     6 t$ S! M) X% i) N
213. /**
     
214.   * @}
     ' Q) e* E' k; q  A' X! t9 w( @4 c
215.   */
     8 j0 k' K- T) Q4 Y
216. 
     9 ?3 G6 t* Q- ]; j! a
217. /** @defgroup FSMC_Bus_Turn_around_Duration
     0 }; b% h4 J2 w5 C' g! ^
218.   * @{
     / f5 z1 I2 K1 L# m) \; J- q  w: ?
219.   */
     + d0 ?: O2 F) G- k8 @, T
220. #define IS_FSMC_TURNAROUND_TIME(TIME) ((TIME) <= 0xF)
     
221. /**
     
222.   * @}
     
223.   */
     
224. 
     * m* T! f" }5 m5 @0 K8 I! d
225. /** @defgroup FSMC_CLK_Division
     . o5 ^% s# c; M0 L; z6 s" ?
226.   * @{
     
227.   */
     
228. #define IS_FSMC_CLK_DIV(DIV) ((DIV) <= 0xF)
     # n, C; y% g" U9 O# D/ _& Z
229. /**
     
230.   * @}
     
231.   */
     
232. 
     
233. /** @defgroup FSMC_Data_Latency
     
234.   * @{
     
235.   */
     % o7 D; w3 D2 g; |) u7 D
236. #define IS_FSMC_DATA_LATENCY(LATENCY) ((LATENCY) <= 0xF)
     
237. /**
     
238.   * @}
     ! t5 z2 q+ f& K3 r. U) C: Y; z
239.   */
     * Z# ]" x+ ~2 t7 {* O1 N) j
240. 
     0 q4 A5 u' e2 J9 T4 _! L: s1 V
241. /** @defgroup FSMC_Access_Mode
     # R. x8 S$ V7 [  t
242.   * @{
     * H; G& z$ ?/ f/ r5 n. Z% s
243.   */
     
244. #define FSMC_AccessMode_A                        ((uint32_t)0x00000000)
     
245. #define FSMC_AccessMode_B                        ((uint32_t)0x10000000)
     , C* D( _8 q1 M
246. #define FSMC_AccessMode_C                        ((uint32_t)0x20000000)
     ! M3 X  S# Z) |1 q
247. #define FSMC_AccessMode_D                        ((uint32_t)0x30000000)
     * a, ^: a. w9 l* ~5 g- ]. K
248. #define IS_FSMC_ACCESS_MODE(MODE) (((MODE) == FSMC_AccessMode_A) || \
     $ a) ]" q; a" k6 b$ F  T4 E
249.                                    ((MODE) == FSMC_AccessMode_B) || \
     1 e0 x2 _1 L9 e- C2 o- R8 e* w
250.                                    ((MODE) == FSMC_AccessMode_C) || \
     
251.                                    ((MODE) == FSMC_AccessMode_D))
     
252. /**
     . Z# u) h7 _# j+ L2 F$ D+ Z
253.   * @}
     " e& v; l( k5 b! c
254.   */
     
255. 
     
256. /**
     
257.   * @}
     4 a1 M) v/ _, m1 {& N8 @8 _' ?
258.   */
     
259. 
     ' F( D4 `( i' q
260. /** @defgroup FSMC_NAND_PCCARD_Controller
     
261.   * @{
     & F  K# Y0 B& G, o! r6 q$ F- ~( ~) r
262.   */
     
263. 
     
264. /** @defgroup FSMC_Wait_feature
     
265.   * @{
     
266.   */
     1 q# N- T0 ]+ d3 v0 z+ h# j' U6 I
267. #define FSMC_Waitfeature_Disable                 ((uint32_t)0x00000000)
     
268. #define FSMC_Waitfeature_Enable                  ((uint32_t)0x00000002)
     
269. #define IS_FSMC_WAIT_FEATURE(FEATURE) (((FEATURE) == FSMC_Waitfeature_Disable) || \
     
270.                                        ((FEATURE) == FSMC_Waitfeature_Enable))
     
271. /**
     * H0 _5 Q, j5 Q0 s( m
272.   * @}
     
273.   */
     8 k1 C1 j! @. z
274. 
     
275. 
     4 N! H/ p) n) n+ W
276. /** @defgroup FSMC_ECC
     & w* V4 e4 Z* U# q, i
277.   * @{
     
278.   */
     % H3 B  m$ ~4 f0 e
279. #define FSMC_ECC_Disable                         ((uint32_t)0x00000000)
     ! N$ q: i' u2 \: s% a9 G
280. #define FSMC_ECC_Enable                          ((uint32_t)0x00000040)
     5 Z  n/ f5 @* a4 t6 t
281. #define IS_FSMC_ECC_STATE(STATE) (((STATE) == FSMC_ECC_Disable) || \
     ! b6 a, @6 b- i  K1 h" N4 \
282.                                   ((STATE) == FSMC_ECC_Enable))
     # v/ l: [+ |5 j8 K; V: N/ O! V/ R
283. /**
     2 G  X$ |- F4 E1 H
284.   * @}
     
285.   */
     # q2 \" J) L% j0 Q* e3 P
286. 
     
287. /** @defgroup FSMC_ECC_Page_Size
     ! y! z) G% h4 t( w
288.   * @{
     
289.   */
     
290. #define FSMC_ECCPageSize_256Bytes                ((uint32_t)0x00000000)
     
291. #define FSMC_ECCPageSize_512Bytes                ((uint32_t)0x00020000)
     
292. #define FSMC_ECCPageSize_1024Bytes               ((uint32_t)0x00040000)
     " `1 K) v: X, L8 {
293. #define FSMC_ECCPageSize_2048Bytes               ((uint32_t)0x00060000)
     
294. #define FSMC_ECCPageSize_4096Bytes               ((uint32_t)0x00080000)
     
295. #define FSMC_ECCPageSize_8192Bytes               ((uint32_t)0x000A0000)
     2 M% f0 N: Z- b% u6 {( `
296. #define IS_FSMC_ECCPAGE_SIZE(SIZE) (((SIZE) == FSMC_ECCPageSize_256Bytes) || \
     
297.                                     ((SIZE) == FSMC_ECCPageSize_512Bytes) || \
     7 K5 J7 v  }9 ?3 A9 m; G
298.                                     ((SIZE) == FSMC_ECCPageSize_1024Bytes) || \
     
299.                                     ((SIZE) == FSMC_ECCPageSize_2048Bytes) || \
     
300.                                     ((SIZE) == FSMC_ECCPageSize_4096Bytes) || \
     1 r& l& ^% h/ ~! L% u
301.                                     ((SIZE) == FSMC_ECCPageSize_8192Bytes))
     
302. /**
     3 Z- ~7 r- b$ k# u) a6 u/ I! t% t
303.   * @}
     
304.   */
     ) u7 Y" M4 u% C5 W# u% E
305. 
     
306. /** @defgroup FSMC_TCLR_Setup_Time
     - v, I5 G  V) x0 H% d8 q
307.   * @{
     ' J" y1 p. \% Q" w8 I' Q
308.   */
       g; ~% w: b# n# s
309. #define IS_FSMC_TCLR_TIME(TIME) ((TIME) <= 0xFF)
     " e! `/ d  `5 U0 D
310. /**
     
311.   * @}
     
312.   */
     2 s6 V" r3 O; Q
313. 
     + G5 Y% v$ R* c. q
314. /** @defgroup FSMC_TAR_Setup_Time
     
315.   * @{
     
316.   */
     
317. #define IS_FSMC_TAR_TIME(TIME) ((TIME) <= 0xFF)
     ) y& u9 s7 t/ A( g" d3 F
318. /**
     
319.   * @}
     / k. w2 G- o. X8 |) D6 J
320.   */
     2 {& `/ ^+ F, y- _/ P: W  o7 K! x7 x
321. 
       D. Z* o/ q( \5 S) o' X
322. /** @defgroup FSMC_Setup_Time
     
323.   * @{
     
324.   */
     4 \1 h! x! }# k
325. #define IS_FSMC_SETUP_TIME(TIME) ((TIME) <= 0xFF)
     
326. /**
     
327.   * @}
     
328.   */
     
329. 
     0 F8 M4 T1 {' i2 g" U  L; J; R7 K
330. /** @defgroup FSMC_Wait_Setup_Time
     ! @! Q- U  P% e8 I% E+ b% A
331.   * @{
     7 \$ @, c/ T1 y; U
332.   */
     $ R$ i( M. }: r
333. #define IS_FSMC_WAIT_TIME(TIME) ((TIME) <= 0xFF)
     / c* w7 p; A; z" T0 q; A7 H6 w  r
334. /**
     + t& I2 m* v. V5 y7 v# H
335.   * @}
       b+ w* D2 N0 r$ `+ C+ b& g* E: S
336.   */
     7 u4 Y5 [: ~) w
337. 
     
338. /** @defgroup FSMC_Hold_Setup_Time
     $ y: y9 k: O, M
339.   * @{
     5 q$ ?4 Q9 h& B2 J
340.   */
     
341. #define IS_FSMC_HOLD_TIME(TIME) ((TIME) <= 0xFF)
     " s8 k* Z8 F6 X
342. /**
     
343.   * @}
     # v% }" E* M4 L+ F$ J9 O/ g4 L
344.   */
     ; R% S( |, ?* @5 F! u
345. 
     ' `$ l. \) \/ ]7 s0 C. \8 Y
346. /** @defgroup FSMC_HiZ_Setup_Time
     
347.   * @{
     2 U' S8 Y) H, R+ V% ?& N% z) x
348.   */
     
349. #define IS_FSMC_HIZ_TIME(TIME) ((TIME) <= 0xFF)
     
350. /**
     
351.   * @}
     
352.   */
     : e( }7 b  l+ B  P8 h
353. 
     1 M+ L" ^% U# l7 A0 Q1 ^) a
354. /** @defgroup FSMC_Interrupt_sources
     . O" X1 f$ r* M1 z$ }
355.   * @{
     
356.   */
     
357. #define FSMC_IT_RisingEdge                       ((uint32_t)0x00000008)
     / Y; _7 M/ K6 p
358. #define FSMC_IT_Level                            ((uint32_t)0x00000010)
     : q: E. P: }# g/ l0 P
359. #define FSMC_IT_FallingEdge                      ((uint32_t)0x00000020)
     , X0 ~& k% t! c& y" {( ~" z
360. #define IS_FSMC_IT(IT) ((((IT) & (uint32_t)0xFFFFFFC7) == 0x00000000) && ((IT) != 0x00000000))
     2 e: n* V+ F( Z% o6 B7 F" f
361. #define IS_FSMC_GET_IT(IT) (((IT) == FSMC_IT_RisingEdge) || \
     7 [$ k0 k9 n" G
362.                             ((IT) == FSMC_IT_Level) || \
     ; D0 u2 h, v; X( `& E, r9 f7 I4 _
363.                             ((IT) == FSMC_IT_FallingEdge))
     
364. /**
     / }0 D# D& C# E# F8 G* k4 w
365.   * @}
     
366.   */
     
367. 
     ) ~$ {: H8 f9 |; @. G
368. /** @defgroup FSMC_Flags
     
369.   * @{
     8 U& B& X; B7 c- p: B
370.   */
     
371. #define FSMC_FLAG_RisingEdge                     ((uint32_t)0x00000001)
     ; ]: n6 g7 l: Y# @5 y4 j
372. #define FSMC_FLAG_Level                          ((uint32_t)0x00000002)
     
373. #define FSMC_FLAG_FallingEdge                    ((uint32_t)0x00000004)
     " h* A) E# w& J- u
374. #define FSMC_FLAG_FEMPT                          ((uint32_t)0x00000040)
     0 d3 I- g/ l# s% y. }
375. #define IS_FSMC_GET_FLAG(FLAG) (((FLAG) == FSMC_FLAG_RisingEdge) || \
     ( [6 i! [( P1 j- `. B0 x1 P
376.                                 ((FLAG) == FSMC_FLAG_Level) || \
     ( C* {$ K: D& _, I/ w
377.                                 ((FLAG) == FSMC_FLAG_FallingEdge) || \
     
378.                                 ((FLAG) == FSMC_FLAG_FEMPT))
     
379. 
     
380. #define IS_FSMC_CLEAR_FLAG(FLAG) ((((FLAG) & (uint32_t)0xFFFFFFF8) == 0x00000000) && ((FLAG) != 0x00000000))

复制代码

03. 相关函数

1. /* NOR/SRAM Controller functions **********************************************/
   . y1 J* u) O& M. B3 g
2. void FSMC_NORSRAMDeInit(uint32_t FSMC_Bank);
   
3. void FSMC_NORSRAMInit(FSMC_NORSRAMInitTypeDef* FSMC_NORSRAMInitStruct);
   , ^) G7 X# q1 b. ^0 S7 [
4. void FSMC_NORSRAMStructInit(FSMC_NORSRAMInitTypeDef* FSMC_NORSRAMInitStruct);
   6 D# h+ ?& I, T$ W% w  K
5. void FSMC_NORSRAMCmd(uint32_t FSMC_Bank, FunctionalState NewState);
   
6. 
   
7. /* NAND Controller functions **************************************************/
   
8. void FSMC_NANDDeInit(uint32_t FSMC_Bank);
     x8 f9 K- w+ w
9. void FSMC_NANDInit(FSMC_NANDInitTypeDef* FSMC_NANDInitStruct);
   % }0 _# |4 K7 o, x/ |9 f9 S
10. void FSMC_NANDStructInit(FSMC_NANDInitTypeDef* FSMC_NANDInitStruct);
    0 p% H8 p6 W7 o1 c) P
11. void FSMC_NANDCmd(uint32_t FSMC_Bank, FunctionalState NewState);
    1 V& Z0 Z5 Y6 b% d
12. void FSMC_NANDECCCmd(uint32_t FSMC_Bank, FunctionalState NewState);
    
13. uint32_t FSMC_GetECC(uint32_t FSMC_Bank);
    0 U, t* n. F4 h" i: y& h
14. 
    7 O* \7 E& E& |) G
15. /* PCCARD Controller functions ************************************************/
    
16. void FSMC_PCCARDDeInit(void);
    
17. void FSMC_PCCARDInit(FSMC_PCCARDInitTypeDef* FSMC_PCCARDInitStruct);
    
18. void FSMC_PCCARDStructInit(FSMC_PCCARDInitTypeDef* FSMC_PCCARDInitStruct);
    & H2 |' V- ]8 O4 R! S7 C8 t( q
19. void FSMC_PCCARDCmd(FunctionalState NewState);
    0 h4 @' J" k3 E% e+ D5 H! p4 T3 b. t% v
20. 
    
21. /* Interrupts and flags management functions **********************************/
    ; o! r0 ~% u0 a+ T1 p) C8 b! M' h
22. void FSMC_ITConfig(uint32_t FSMC_Bank, uint32_t FSMC_IT, FunctionalState NewState);
    
23. FlagStatus FSMC_GetFlagStatus(uint32_t FSMC_Bank, uint32_t FSMC_FLAG);
    " x- ?$ H- Y5 g) S* E
24. void FSMC_ClearFlag(uint32_t FSMC_Bank, uint32_t FSMC_FLAG);
    5 ]$ p; ^6 q! M
25. ITStatus FSMC_GetITStatus(uint32_t FSMC_Bank, uint32_t FSMC_IT);
    * O- `) e/ f, `
26. void FSMC_ClearITPendingBit(uint32_t FSMC_Bank, uint32_t FSMC_IT);

复制代码

04. 结构体封装

1. typedef struct
   # N5 K" L. d$ S) i% v" e, N' u
2. {
   
3.   __IO uint32_t BTCR[8];    /*!< NOR/PSRAM chip-select control register(BCR) and chip-select timing register(BTR), Address offset: 0x00-1C */   
     U( H' p. }7 x; ?1 I& X" D
4. } FSMC_Bank1_TypeDef;
   
5. 
   ; q8 X9 t% S7 y3 H* b+ G2 c
6. /**
   
7.   * @brief Flexible Static Memory Controller Bank1E
   
8.   */
   3 s0 A  U7 ]7 N, A2 R* O3 i1 u9 N. H
9. 
   
10. typedef struct
    
11. {
      F! W3 A5 A- k. k
12.   __IO uint32_t BWTR[7];    /*!< NOR/PSRAM write timing registers, Address offset: 0x104-0x11C */
    
13. } FSMC_Bank1E_TypeDef;
    
14. 
      i6 K( |/ W& B1 k1 R1 F: @. |
15. /**
    
16.   * @brief Flexible Static Memory Controller Bank2
    
17.   */
    
18. 
    
19. typedef struct
    
20. {
    
21.   __IO uint32_t PCR2;       /*!< NAND Flash control register 2,                       Address offset: 0x60 */
    
22.   __IO uint32_t SR2;        /*!< NAND Flash FIFO status and interrupt register 2,     Address offset: 0x64 */
    
23.   __IO uint32_t PMEM2;      /*!< NAND Flash Common memory space timing register 2,    Address offset: 0x68 */
    7 x' X6 h0 Y0 \  d1 v
24.   __IO uint32_t PATT2;      /*!< NAND Flash Attribute memory space timing register 2, Address offset: 0x6C */
    
25.   uint32_t      RESERVED0;  /*!< Reserved, 0x70                                                            */
    + ]' r1 h! p# D( d; @* ^
26.   __IO uint32_t ECCR2;      /*!< NAND Flash ECC result registers 2,                   Address offset: 0x74 */
    - p) n6 y1 k6 D& G, ?! r
27. } FSMC_Bank2_TypeDef;
    
28. 
    
29. /**
    
30.   * @brief Flexible Static Memory Controller Bank3
    
31.   */
    % Y2 o- Y) L, d: j5 x8 f
32. 
    9 I/ u8 N* V) @
33. typedef struct
    
34. {
    
35.   __IO uint32_t PCR3;       /*!< NAND Flash control register 3,                       Address offset: 0x80 */
    8 e1 @8 P) h( b( p% i
36.   __IO uint32_t SR3;        /*!< NAND Flash FIFO status and interrupt register 3,     Address offset: 0x84 */
    
37.   __IO uint32_t PMEM3;      /*!< NAND Flash Common memory space timing register 3,    Address offset: 0x88 */
    
38.   __IO uint32_t PATT3;      /*!< NAND Flash Attribute memory space timing register 3, Address offset: 0x8C */
    * x0 f$ g0 i; A  Z( D8 F
39.   uint32_t      RESERVED0;  /*!< Reserved, 0x90                                                            */
    7 \+ F3 G' O: u0 N; Y9 i: a, G2 n7 @
40.   __IO uint32_t ECCR3;      /*!< NAND Flash ECC result registers 3,                   Address offset: 0x94 */
    
41. } FSMC_Bank3_TypeDef;
    
42. 
    6 }- {! J* R1 Q
43. /**
    
44.   * @brief Flexible Static Memory Controller Bank4
    
45.   */
    $ g+ h8 g$ q  I+ A% }+ o: q
46. 
    9 e6 q$ @3 @! s1 T/ q( S
47. typedef struct
    
48. {
    
49.   __IO uint32_t PCR4;       /*!< PC Card  control register 4,                       Address offset: 0xA0 */
      {; q- f' Q1 c, V0 f0 p3 F
50.   __IO uint32_t SR4;        /*!< PC Card  FIFO status and interrupt register 4,     Address offset: 0xA4 */
      ^( e: ~6 C$ v  y& O
51.   __IO uint32_t PMEM4;      /*!< PC Card  Common memory space timing register 4,    Address offset: 0xA8 */
    
52.   __IO uint32_t PATT4;      /*!< PC Card  Attribute memory space timing register 4, Address offset: 0xAC */
    
53.   __IO uint32_t PIO4;       /*!< PC Card  I/O space timing register 4,              Address offset: 0xB0 */
    
54. } FSMC_Bank4_TypeDef;

复制代码

) d# ?3 z! e4 N4 E; G. ?3 c- ?

& |5 N- U# \% D* H" V