STM32H7时钟配置问题
- P* R+ l, L! _设备：stm32h735VGxxx

, s) D4 n9 Y8 p2 u1 H  u问题：STM32时钟配置不正确，一直没法启动。

解决：原因是配置时钟的一些参数超出的范围，所以配置导致不成功。
% t- M5 s% |/ j6 M6 h
2 z; m3 q) B5 B  _& _+ [6 g下面是H735的时钟的一些解释，其中 Fvco 是有范围的，这边从文档上面查到，FVCO的最大配置值为836M，所以配置的时候一定要注意。
并且plln， pllm，pllp，pllq，这些都是有范围限制的，如果配置错误，那么芯片将不会正常运行

9 j( C, z( q6 s% s  U8 {

1. /*
   
2. *  时钟设置函数
   $ g) G2 e: ?& z) P. \
3. *  Fvco: VCO 频率
   1 j$ ^9 n; b3 P2 @/ k6 B0 l
4. *  Fsys: 系统时钟频率,也是 PLL1 的 p 分频输出时钟频率
   
5. *  Fq: PLL1 的 q 分频输出时钟频率
   " N" E9 h! M/ y
6. *  Fs: PLL 输入时钟频率,可以是 HSI,CSI,HSE 等.
   . X1 E+ |7 T/ Y- V8 S8 c0 e& B! W
7. *  Fvco = Fs *  (plln/pllm) = (Fs/DIVM)*DIVN;
   
8. *  Fsys = Fvco/pllp = Fs * (plln/(pllm *  pllp));
   
9. *  Fq = Fvco/pllq = Fs * (plln/(pllm *  pllq));
   
10. *
    
11. *
    % x9 A2 b8 p4 ?4 q) H' r% K
12. *  plln: PLL1 倍频系数(PLL 倍频),取值范围:4~512.
    ) z% p# C2 H# s, o
13. *  pllm: PLL1 预分频系数(进 PLL 之前的分频),取值范围:2~56.
    
14. *  pllp: PLL1 的 p 分频系数(PLL 之后的分频),分频后作为系统时钟,取值范围:2~128
    
15. *  pllq: PLL1 的 q 分频系数(PLL 之后的分频),取值范围:1~128.
    
16. *  CPU 频率(rcc_c_ck) = sys_d1cpre_ck = 400Mhz
    
17. *  rcc_aclk = rcc_hclk3 = 200Mhz
    
18. *  AHB1/2/3/4(rcc_hclk1/2/3/4) = 200Mhz
    ) M1 H1 O: Z. r
19. *  APB1/2/3/4(rcc_pclk1/2/3/4) = 100Mhz
    4 f; U/ N  Y# F* E+ R
20. *  FMC 时钟频率  =pll2_r_ck=((25/25) * 512/2) = 256Mhz
    & X; N# i9 @9 u4 \
21. *
    " ~% p# ]: Y! `' L, H  P  U9 F
22. *  Example:
    
23. *      外部晶振为 25M 的时候,推荐值:plln = 160, pllm = 5, pllp = 2, pllq = 4.
    # u( L: x5 ~1 w9 O" s) W6 {( g6 p( a1 |
24. *      得到:Fvco = 25 * (160/5) = 800Mhz
    
25. *      Fsys = 800/2 = 400Mhz
    
26. *      Fq = 800/4 = 200Mhz
    
27. */
    " w7 I6 }& s+ f4 [; ]/ z
28. 
    
29. #define PLL_N   160
    
30. #define PLL_M   5
    
31. #define PLL_P   2
    7 c7 l1 G- p* i/ h9 n* Q* X3 }7 X
32. #define PLL_Q   4
    
33. 
    
34. // 时钟设置函数
    
35. static void SystemClock_Config(void)
    & B3 {9 x2 Y$ O7 v: T+ ^2 \) d- R
36. {
    
37.   RCC_ClkInitTypeDef RCC_ClkInitStruct = {0};
    ( k5 P5 j' @1 a6 z" F1 j% i
38.   RCC_OscInitTypeDef RCC_OscInitStruct = {0};
    
39.   HAL_StatusTypeDef ret = HAL_OK;
    
40. 
    : G1 I" B' g' B, j# a1 F- Z- t
41.   /*!< Supply configuration update enable */
    
42.   HAL_PWREx_ConfigSupply(PWR_DIRECT_SMPS_SUPPLY);
    3 t/ e1 o* K& w5 A9 X( N
43. 
    
44.   /* The voltage scaling allows optimizing the power consumption when the device is
    + O; n: X0 G4 y0 q
45.      clocked below the maximum system frequency, to update the voltage scaling value
    
46.      regarding system frequency refer to product datasheet.  */
    
47.   __HAL_PWR_VOLTAGESCALING_CONFIG(PWR_REGULATOR_VOLTAGE_SCALE0);
    5 G0 v! R$ q5 r
48. 
    
49.   while(!__HAL_PWR_GET_FLAG(PWR_FLAG_VOSRDY)) {}
    9 ?4 v7 N- z& s* m) W' y6 ~- E' ~
50. 
    # M! E$ b. L3 M. I: b
51.   /* Enable HSE Oscillator and activate PLL with HSE as source */
    * o( u' j* ^5 ~- _' A: b% t
52.   RCC_OscInitStruct.OscillatorType = RCC_OSCILLATORTYPE_HSE;
    
53.   RCC_OscInitStruct.HSEState = RCC_HSE_ON;
    
54.   RCC_OscInitStruct.HSIState = RCC_HSI_OFF;
    : a# u( j# p, |3 \( B2 h
55.   RCC_OscInitStruct.CSIState = RCC_CSI_OFF;
    
56.   RCC_OscInitStruct.PLL.PLLState = RCC_PLL_ON;
    / T7 p' o' v% m# m
57.   RCC_OscInitStruct.PLL.PLLSource = RCC_PLLSOURCE_HSE;
    3 n+ ^5 i  S* Y. d. U6 j
58. 
    ( I5 K2 m0 h5 n# ]
59.   RCC_OscInitStruct.PLL.PLLM = PLL_M;
    0 h0 }9 i/ m  g; n- \
60.   RCC_OscInitStruct.PLL.PLLN = PLL_N;
    ( J! w8 G# \" A  [( h4 G7 |$ S, b
61.   RCC_OscInitStruct.PLL.PLLFRACN = 0;
    
62.   RCC_OscInitStruct.PLL.PLLP = PLL_P;
    
63.   RCC_OscInitStruct.PLL.PLLR = 2;
    
64.   RCC_OscInitStruct.PLL.PLLQ = PLL_Q;
    
65. 
    9 E: V% ^; C/ N2 a+ F
66.   RCC_OscInitStruct.PLL.PLLVCOSEL = RCC_PLL1VCOWIDE;
    
67.   RCC_OscInitStruct.PLL.PLLRGE = RCC_PLL1VCIRANGE_2;
    ) F1 d4 n3 w% F! e
68.   ret = HAL_RCC_OscConfig(&RCC_OscInitStruct);
    
69.   if(ret != HAL_OK)
    . t! x1 U6 o+ Y2 u. \3 p
70.   {
    
71.     while(1) {};
    # g! M" O2 S9 K# g
72.   }
    
73. 
    : Q, Z, o, g+ T# {1 e: y
74. /* Select PLL as system clock source and configure  bus clocks dividers */
    
75.   RCC_ClkInitStruct.ClockType = (RCC_CLOCKTYPE_SYSCLK | RCC_CLOCKTYPE_HCLK | RCC_CLOCKTYPE_D1PCLK1 | RCC_CLOCKTYPE_PCLK1 | \
    
76.                                  RCC_CLOCKTYPE_PCLK2  | RCC_CLOCKTYPE_D3PCLK1);
    
77. 
    
78.   RCC_ClkInitStruct.SYSCLKSource = RCC_SYSCLKSOURCE_PLLCLK;
    
79.   RCC_ClkInitStruct.SYSCLKDivider = RCC_SYSCLK_DIV1;
    0 ]; f* i- b4 I, ~* K7 l  M+ {: @6 Q
80.   RCC_ClkInitStruct.AHBCLKDivider = RCC_HCLK_DIV2;
    
81.   RCC_ClkInitStruct.APB3CLKDivider = RCC_APB3_DIV2;
      m; M- N6 J* f3 u, Q
82.   RCC_ClkInitStruct.APB1CLKDivider = RCC_APB1_DIV2;
    
83.   RCC_ClkInitStruct.APB2CLKDivider = RCC_APB2_DIV2;
    9 m- B! R9 A4 K+ J# [2 D
84.   RCC_ClkInitStruct.APB4CLKDivider = RCC_APB4_DIV2;
    2 k; Z. x& e7 W6 B+ b5 m
85.   ret = HAL_RCC_ClockConfig(&RCC_ClkInitStruct, FLASH_LATENCY_3);
    ( Q' Z0 v  z/ S% N
86.   if(ret != HAL_OK)
    
87.   {
    
88.     while(1) {};
    
89.   }
    , @% T1 a% W' V+ H6 \& q5 @' \
90. 
    
91. }
    

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