STM32H7时钟配置问题
设备：stm32h735VGxxx
% D8 L- f3 Z" A7 t5 z; x2 k
( W" D1 m6 [% w8 c& }问题：STM32时钟配置不正确，一直没法启动。

解决：原因是配置时钟的一些参数超出的范围，所以配置导致不成功。
4 L1 \4 \5 W* @. \$ K
下面是H735的时钟的一些解释，其中 Fvco 是有范围的，这边从文档上面查到，FVCO的最大配置值为836M，所以配置的时候一定要注意。
# \7 _3 F; n2 n1 b并且plln， pllm，pllp，pllq，这些都是有范围限制的，如果配置错误，那么芯片将不会正常运行

9 i. o) ?4 w9 N/ }% r4 z

1. /*
   
2. *  时钟设置函数
   
3. *  Fvco: VCO 频率
   3 X- ^) @/ S0 h7 `& g% L+ X
4. *  Fsys: 系统时钟频率,也是 PLL1 的 p 分频输出时钟频率
   
5. *  Fq: PLL1 的 q 分频输出时钟频率
   & L' M! h3 L% b9 o% v. S5 G, d
6. *  Fs: PLL 输入时钟频率,可以是 HSI,CSI,HSE 等.
   , @! M# d& |" w/ d8 F* b, |, K
7. *  Fvco = Fs *  (plln/pllm) = (Fs/DIVM)*DIVN;
   ; o2 w+ O$ V2 Y! b7 d7 A9 k
8. *  Fsys = Fvco/pllp = Fs * (plln/(pllm *  pllp));
   6 A& ^# C9 ]1 M0 L  E+ P7 i% Q
9. *  Fq = Fvco/pllq = Fs * (plln/(pllm *  pllq));
   5 Z' q% q, P% D. F$ s# f/ z/ t  O
10. *
    
11. *
    
12. *  plln: PLL1 倍频系数(PLL 倍频),取值范围:4~512.
    : a" ~6 D( \9 }9 n8 h
13. *  pllm: PLL1 预分频系数(进 PLL 之前的分频),取值范围:2~56.
    
14. *  pllp: PLL1 的 p 分频系数(PLL 之后的分频),分频后作为系统时钟,取值范围:2~128
    $ y" e! U0 s0 v& e
15. *  pllq: PLL1 的 q 分频系数(PLL 之后的分频),取值范围:1~128.
    ! t9 \5 j% L4 H& x7 |" l
16. *  CPU 频率(rcc_c_ck) = sys_d1cpre_ck = 400Mhz
    
17. *  rcc_aclk = rcc_hclk3 = 200Mhz
    
18. *  AHB1/2/3/4(rcc_hclk1/2/3/4) = 200Mhz
    8 }" K- t% a3 z! Z: x, x! U$ V% g% `
19. *  APB1/2/3/4(rcc_pclk1/2/3/4) = 100Mhz
    
20. *  FMC 时钟频率  =pll2_r_ck=((25/25) * 512/2) = 256Mhz
    
21. *
    
22. *  Example:
    : D' h0 y$ c! n" a% A3 }* l) d+ j; x
23. *      外部晶振为 25M 的时候,推荐值:plln = 160, pllm = 5, pllp = 2, pllq = 4.
    $ m! T- G8 m! H7 L
24. *      得到:Fvco = 25 * (160/5) = 800Mhz
    3 _1 U. x! W3 T: K$ c; p
25. *      Fsys = 800/2 = 400Mhz
    
26. *      Fq = 800/4 = 200Mhz
    
27. */
    ) Q  p+ a' C1 X  _5 t
28. 
    ( y- {4 E; U9 l2 T, w! C- {: I
29. #define PLL_N   160
    ! l/ l3 Y- W( W
30. #define PLL_M   5
    
31. #define PLL_P   2
    ( Y2 `! i, F/ V! }
32. #define PLL_Q   4
    
33. 
    
34. // 时钟设置函数
    $ K7 e. ^4 D' R; m6 `; J. q
35. static void SystemClock_Config(void)
    
36. {
    
37.   RCC_ClkInitTypeDef RCC_ClkInitStruct = {0};
    
38.   RCC_OscInitTypeDef RCC_OscInitStruct = {0};
    
39.   HAL_StatusTypeDef ret = HAL_OK;
    2 c" k, e$ ~+ P& p" g8 g' x* x
40. 
    
41.   /*!< Supply configuration update enable */
    
42.   HAL_PWREx_ConfigSupply(PWR_DIRECT_SMPS_SUPPLY);
    
43. 
    8 S! f# [* a$ Q! P1 R" E. K7 z- y
44.   /* The voltage scaling allows optimizing the power consumption when the device is
    & X4 o" W2 _8 i% Q) a' B0 w
45.      clocked below the maximum system frequency, to update the voltage scaling value
    5 l. K  F; t; C2 y4 c
46.      regarding system frequency refer to product datasheet.  */
    
47.   __HAL_PWR_VOLTAGESCALING_CONFIG(PWR_REGULATOR_VOLTAGE_SCALE0);
    
48. 
    $ L" ]( W1 M" t( _/ _) U' o" D
49.   while(!__HAL_PWR_GET_FLAG(PWR_FLAG_VOSRDY)) {}
    ' |1 g: J2 o6 ?. ]5 c0 T
50. 
    ) R0 t4 g1 E! T2 n7 G" g
51.   /* Enable HSE Oscillator and activate PLL with HSE as source */
    7 _. q& v& X- N9 Y
52.   RCC_OscInitStruct.OscillatorType = RCC_OSCILLATORTYPE_HSE;
    
53.   RCC_OscInitStruct.HSEState = RCC_HSE_ON;
    , n- O9 N& f# M
54.   RCC_OscInitStruct.HSIState = RCC_HSI_OFF;
    
55.   RCC_OscInitStruct.CSIState = RCC_CSI_OFF;
    
56.   RCC_OscInitStruct.PLL.PLLState = RCC_PLL_ON;
    0 f. d7 I$ v  E9 L. V6 R" O5 B
57.   RCC_OscInitStruct.PLL.PLLSource = RCC_PLLSOURCE_HSE;
    
58. 
    
59.   RCC_OscInitStruct.PLL.PLLM = PLL_M;
    
60.   RCC_OscInitStruct.PLL.PLLN = PLL_N;
    
61.   RCC_OscInitStruct.PLL.PLLFRACN = 0;
    1 i8 M+ C/ d0 J  ~
62.   RCC_OscInitStruct.PLL.PLLP = PLL_P;
    ! y- K: }5 x4 p/ p
63.   RCC_OscInitStruct.PLL.PLLR = 2;
    
64.   RCC_OscInitStruct.PLL.PLLQ = PLL_Q;
    
65. 
    
66.   RCC_OscInitStruct.PLL.PLLVCOSEL = RCC_PLL1VCOWIDE;
    
67.   RCC_OscInitStruct.PLL.PLLRGE = RCC_PLL1VCIRANGE_2;
    8 g3 E  D) a  |4 N- M. O( n1 l
68.   ret = HAL_RCC_OscConfig(&RCC_OscInitStruct);
    
69.   if(ret != HAL_OK)
    
70.   {
    $ \" |- U" g9 E$ o4 y( Y4 r
71.     while(1) {};
    ! S5 m0 J) Z) w: U5 D6 _
72.   }
    7 k+ B& c& P; [" ?* V, g" k  f6 u
73. 
    
74. /* Select PLL as system clock source and configure  bus clocks dividers */
    
75.   RCC_ClkInitStruct.ClockType = (RCC_CLOCKTYPE_SYSCLK | RCC_CLOCKTYPE_HCLK | RCC_CLOCKTYPE_D1PCLK1 | RCC_CLOCKTYPE_PCLK1 | \
    
76.                                  RCC_CLOCKTYPE_PCLK2  | RCC_CLOCKTYPE_D3PCLK1);
    
77. 
    $ [& k& _7 n5 i; u
78.   RCC_ClkInitStruct.SYSCLKSource = RCC_SYSCLKSOURCE_PLLCLK;
    
79.   RCC_ClkInitStruct.SYSCLKDivider = RCC_SYSCLK_DIV1;
    ; x& q5 o, h. M* I9 `4 I
80.   RCC_ClkInitStruct.AHBCLKDivider = RCC_HCLK_DIV2;
    
81.   RCC_ClkInitStruct.APB3CLKDivider = RCC_APB3_DIV2;
    
82.   RCC_ClkInitStruct.APB1CLKDivider = RCC_APB1_DIV2;
    
83.   RCC_ClkInitStruct.APB2CLKDivider = RCC_APB2_DIV2;
    
84.   RCC_ClkInitStruct.APB4CLKDivider = RCC_APB4_DIV2;
    
85.   ret = HAL_RCC_ClockConfig(&RCC_ClkInitStruct, FLASH_LATENCY_3);
    
86.   if(ret != HAL_OK)
    
87.   {
    $ B$ H0 S9 N& D( Z' m
88.     while(1) {};
    
89.   }
    + ?. F0 ?3 ^) m: W5 W8 Z+ R- m
90. 
    
91. }
    $ M4 z6 k) z0 T9 g

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6 ~. }0 j! ~3 @( T3 ?! B1 g