STM32H7时钟配置问题
  z7 ?2 X0 S6 z- r设备：stm32h735VGxxx

问题：STM32时钟配置不正确，一直没法启动。
, K1 V! _) T. i' H
解决：原因是配置时钟的一些参数超出的范围，所以配置导致不成功。

. ?2 c9 N3 e# v$ ^  }) n下面是H735的时钟的一些解释，其中 Fvco 是有范围的，这边从文档上面查到，FVCO的最大配置值为836M，所以配置的时候一定要注意。
并且plln， pllm，pllp，pllq，这些都是有范围限制的，如果配置错误，那么芯片将不会正常运行
  `8 a/ b; b3 \; ~8 F* {

1. /*
   
2. *  时钟设置函数
   
3. *  Fvco: VCO 频率
   
4. *  Fsys: 系统时钟频率,也是 PLL1 的 p 分频输出时钟频率
   
5. *  Fq: PLL1 的 q 分频输出时钟频率
   
6. *  Fs: PLL 输入时钟频率,可以是 HSI,CSI,HSE 等.
   
7. *  Fvco = Fs *  (plln/pllm) = (Fs/DIVM)*DIVN;
   4 m8 ^# ~1 ~) K! t4 f
8. *  Fsys = Fvco/pllp = Fs * (plln/(pllm *  pllp));
   
9. *  Fq = Fvco/pllq = Fs * (plln/(pllm *  pllq));
   
10. *
    ) U+ H! ?: D7 }: V( M' Q1 _8 E
11. *
    
12. *  plln: PLL1 倍频系数(PLL 倍频),取值范围:4~512.
    + ~* X, c0 X, k- K* g# A5 C
13. *  pllm: PLL1 预分频系数(进 PLL 之前的分频),取值范围:2~56.
    
14. *  pllp: PLL1 的 p 分频系数(PLL 之后的分频),分频后作为系统时钟,取值范围:2~128
    
15. *  pllq: PLL1 的 q 分频系数(PLL 之后的分频),取值范围:1~128.
    4 A$ w. ^2 d3 X$ ?) B0 P% M
16. *  CPU 频率(rcc_c_ck) = sys_d1cpre_ck = 400Mhz
    
17. *  rcc_aclk = rcc_hclk3 = 200Mhz
    ( w7 S$ z7 H. m: F8 E2 r, ]1 s
18. *  AHB1/2/3/4(rcc_hclk1/2/3/4) = 200Mhz
    
19. *  APB1/2/3/4(rcc_pclk1/2/3/4) = 100Mhz
    
20. *  FMC 时钟频率  =pll2_r_ck=((25/25) * 512/2) = 256Mhz
    % b. P) @0 J) }$ `
21. *
    
22. *  Example:
    
23. *      外部晶振为 25M 的时候,推荐值:plln = 160, pllm = 5, pllp = 2, pllq = 4.
    
24. *      得到:Fvco = 25 * (160/5) = 800Mhz
    0 D6 D  a' w6 O2 h
25. *      Fsys = 800/2 = 400Mhz
    ! I$ K: f" R/ l! X% j. H* D
26. *      Fq = 800/4 = 200Mhz
    
27. */
    - ~4 G5 f5 ?  m& e/ N: Y
28. 
    
29. #define PLL_N   160
    : G% e9 x3 I  n% [
30. #define PLL_M   5
    / Z7 V1 C. J/ Z" W' I! S9 ]% v8 }
31. #define PLL_P   2
    * R/ A8 a& V9 }! G% `* P" I
32. #define PLL_Q   4
    " l% J. o5 f: Q: T6 R
33. 
    , A9 U4 k/ w  T2 T8 b# s) Y1 d8 q2 H
34. // 时钟设置函数
    
35. static void SystemClock_Config(void)
    - j2 c3 D6 Y5 w6 O. w
36. {
    
37.   RCC_ClkInitTypeDef RCC_ClkInitStruct = {0};
    8 P- v, K4 b$ h! w+ ?
38.   RCC_OscInitTypeDef RCC_OscInitStruct = {0};
    
39.   HAL_StatusTypeDef ret = HAL_OK;
    * S. ^) [9 }( e: {$ t- o6 D
40. 
    
41.   /*!< Supply configuration update enable */
    : v+ y3 W# V' L$ N/ ]. J
42.   HAL_PWREx_ConfigSupply(PWR_DIRECT_SMPS_SUPPLY);
    , d) M) X/ P  [' g8 \) N* q, O7 n! P- z
43. 
    3 B* f" O  J  B
44.   /* The voltage scaling allows optimizing the power consumption when the device is
    ; O5 ]) o. Y# R' m* T5 T8 Q0 t
45.      clocked below the maximum system frequency, to update the voltage scaling value
    
46.      regarding system frequency refer to product datasheet.  */
    
47.   __HAL_PWR_VOLTAGESCALING_CONFIG(PWR_REGULATOR_VOLTAGE_SCALE0);
    7 \2 Z- c+ _  c% D: t/ D  \* b
48. 
    
49.   while(!__HAL_PWR_GET_FLAG(PWR_FLAG_VOSRDY)) {}
    
50. 
    
51.   /* Enable HSE Oscillator and activate PLL with HSE as source */
    3 Y* n* [9 l0 N& L7 g! S
52.   RCC_OscInitStruct.OscillatorType = RCC_OSCILLATORTYPE_HSE;
    
53.   RCC_OscInitStruct.HSEState = RCC_HSE_ON;
    
54.   RCC_OscInitStruct.HSIState = RCC_HSI_OFF;
    0 q5 g4 q: ]4 D
55.   RCC_OscInitStruct.CSIState = RCC_CSI_OFF;
    
56.   RCC_OscInitStruct.PLL.PLLState = RCC_PLL_ON;
    
57.   RCC_OscInitStruct.PLL.PLLSource = RCC_PLLSOURCE_HSE;
    
58. 
    
59.   RCC_OscInitStruct.PLL.PLLM = PLL_M;
    
60.   RCC_OscInitStruct.PLL.PLLN = PLL_N;
    
61.   RCC_OscInitStruct.PLL.PLLFRACN = 0;
    
62.   RCC_OscInitStruct.PLL.PLLP = PLL_P;
    
63.   RCC_OscInitStruct.PLL.PLLR = 2;
    
64.   RCC_OscInitStruct.PLL.PLLQ = PLL_Q;
    8 W" G5 e2 F' x; S
65. 
    $ y8 o+ \; i8 P& J
66.   RCC_OscInitStruct.PLL.PLLVCOSEL = RCC_PLL1VCOWIDE;
    5 p, C2 W0 o3 o5 J( W
67.   RCC_OscInitStruct.PLL.PLLRGE = RCC_PLL1VCIRANGE_2;
    ! U$ ~8 R  E5 r# x- p2 I4 Q; i
68.   ret = HAL_RCC_OscConfig(&RCC_OscInitStruct);
    # X: }9 {; D7 k# T7 y: m- q2 z! s
69.   if(ret != HAL_OK)
    + A; N9 B. R  _$ t
70.   {
    , a5 h- @: Z% f" P/ Q
71.     while(1) {};
    ; d, s0 K+ h( p5 c. T& Z9 O; A# \
72.   }
    1 F. Z8 a+ b$ d, F
73. 
    
74. /* Select PLL as system clock source and configure  bus clocks dividers */
    
75.   RCC_ClkInitStruct.ClockType = (RCC_CLOCKTYPE_SYSCLK | RCC_CLOCKTYPE_HCLK | RCC_CLOCKTYPE_D1PCLK1 | RCC_CLOCKTYPE_PCLK1 | \
    
76.                                  RCC_CLOCKTYPE_PCLK2  | RCC_CLOCKTYPE_D3PCLK1);
    
77. 
    
78.   RCC_ClkInitStruct.SYSCLKSource = RCC_SYSCLKSOURCE_PLLCLK;
    ( J, g) ]- c% }& ]* V% s
79.   RCC_ClkInitStruct.SYSCLKDivider = RCC_SYSCLK_DIV1;
    
80.   RCC_ClkInitStruct.AHBCLKDivider = RCC_HCLK_DIV2;
    
81.   RCC_ClkInitStruct.APB3CLKDivider = RCC_APB3_DIV2;
    ' N8 a: G" `# e: P
82.   RCC_ClkInitStruct.APB1CLKDivider = RCC_APB1_DIV2;
    
83.   RCC_ClkInitStruct.APB2CLKDivider = RCC_APB2_DIV2;
    
84.   RCC_ClkInitStruct.APB4CLKDivider = RCC_APB4_DIV2;
    
85.   ret = HAL_RCC_ClockConfig(&RCC_ClkInitStruct, FLASH_LATENCY_3);
    * E) Q% o1 L5 Z3 s
86.   if(ret != HAL_OK)
    4 F' {3 y! M( M( `* S
87.   {
    
88.     while(1) {};
    
89.   }
    4 f; X2 G( X& M. @+ A! A1 k
90. 
    
91. }
    

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