STM32H7时钟配置问题
: T2 S7 i9 k& {设备：stm32h735VGxxx
7 k2 G: C2 E5 B4 @8 V& B$ Q
问题：STM32时钟配置不正确，一直没法启动。

& @6 g% C( I/ B8 G  Y( V$ G解决：原因是配置时钟的一些参数超出的范围，所以配置导致不成功。

& C  o- u- n/ A9 I+ f6 r2 U下面是H735的时钟的一些解释，其中 Fvco 是有范围的，这边从文档上面查到，FVCO的最大配置值为836M，所以配置的时候一定要注意。
" g" [# z0 I! E8 g2 t/ h- ]/ w并且plln， pllm，pllp，pllq，这些都是有范围限制的，如果配置错误，那么芯片将不会正常运行
  x  {  @" K6 }5 p- i

1. /*
   9 k+ i% C. f5 P4 Q
2. *  时钟设置函数
   6 X# [9 y" O+ C$ P8 ]9 l! v( P
3. *  Fvco: VCO 频率
   
4. *  Fsys: 系统时钟频率,也是 PLL1 的 p 分频输出时钟频率
   & ~, @8 N3 ]8 k. y; n
5. *  Fq: PLL1 的 q 分频输出时钟频率
   . H! H2 k% a6 _5 L
6. *  Fs: PLL 输入时钟频率,可以是 HSI,CSI,HSE 等.
   ' _$ F9 }) z, K, g+ D
7. *  Fvco = Fs *  (plln/pllm) = (Fs/DIVM)*DIVN;
   
8. *  Fsys = Fvco/pllp = Fs * (plln/(pllm *  pllp));
   
9. *  Fq = Fvco/pllq = Fs * (plln/(pllm *  pllq));
     u5 i7 s' l; ]' _, Z
10. *
    ! [$ c8 i- ?( f, Z0 A1 X
11. *
    ! L% m1 A1 v' p9 ^- X
12. *  plln: PLL1 倍频系数(PLL 倍频),取值范围:4~512.
    
13. *  pllm: PLL1 预分频系数(进 PLL 之前的分频),取值范围:2~56.
    
14. *  pllp: PLL1 的 p 分频系数(PLL 之后的分频),分频后作为系统时钟,取值范围:2~128
    & D6 B! J% J* z& L8 ~
15. *  pllq: PLL1 的 q 分频系数(PLL 之后的分频),取值范围:1~128.
    # u' a2 b5 b( C! u/ m' f+ M, v
16. *  CPU 频率(rcc_c_ck) = sys_d1cpre_ck = 400Mhz
    + ?0 [( Q5 ?/ F( K- H
17. *  rcc_aclk = rcc_hclk3 = 200Mhz
      {# T6 Z- h' _3 `6 \
18. *  AHB1/2/3/4(rcc_hclk1/2/3/4) = 200Mhz
    
19. *  APB1/2/3/4(rcc_pclk1/2/3/4) = 100Mhz
    
20. *  FMC 时钟频率  =pll2_r_ck=((25/25) * 512/2) = 256Mhz
    
21. *
    
22. *  Example:
    0 m; ~3 ^) Z- Q$ f1 i
23. *      外部晶振为 25M 的时候,推荐值:plln = 160, pllm = 5, pllp = 2, pllq = 4.
    
24. *      得到:Fvco = 25 * (160/5) = 800Mhz
    
25. *      Fsys = 800/2 = 400Mhz
    7 y+ a  M2 ^0 s1 g( ?
26. *      Fq = 800/4 = 200Mhz
    " y& D; z7 K8 P% _9 ~; ]
27. */
    7 p0 a( S: `; i
28. 
    
29. #define PLL_N   160
    * V/ ~7 i5 S4 \& j; }1 x
30. #define PLL_M   5
    9 h* Y4 K4 b% r) v# U
31. #define PLL_P   2
    3 Z$ i; H! M. }- T7 L1 i7 F, n- X
32. #define PLL_Q   4
    6 K5 F, m4 A- K3 _+ V: Z
33. 
    8 r/ A' R( d3 {0 Y
34. // 时钟设置函数
    / D" |$ u" u3 F' f# c
35. static void SystemClock_Config(void)
    ; p9 |6 t) A& ~4 y: l5 S# h
36. {
    
37.   RCC_ClkInitTypeDef RCC_ClkInitStruct = {0};
    * C0 Z- C2 N7 q, C7 h2 m
38.   RCC_OscInitTypeDef RCC_OscInitStruct = {0};
      V2 K* |' }. W( N% b) s9 a8 r
39.   HAL_StatusTypeDef ret = HAL_OK;
    
40. 
    
41.   /*!< Supply configuration update enable */
    9 q9 w- ^6 ?5 T  I* `/ L1 u' o
42.   HAL_PWREx_ConfigSupply(PWR_DIRECT_SMPS_SUPPLY);
    
43. 
    
44.   /* The voltage scaling allows optimizing the power consumption when the device is
    1 |$ m2 X" d$ V/ O7 z
45.      clocked below the maximum system frequency, to update the voltage scaling value
    
46.      regarding system frequency refer to product datasheet.  */
    1 i+ o- `( ~! u* f: p0 h8 X
47.   __HAL_PWR_VOLTAGESCALING_CONFIG(PWR_REGULATOR_VOLTAGE_SCALE0);
    " c4 v% \: h% I
48. 
    
49.   while(!__HAL_PWR_GET_FLAG(PWR_FLAG_VOSRDY)) {}
    
50. 
    ! }! f& w8 ^4 h2 a. P3 ?  q4 w$ J
51.   /* Enable HSE Oscillator and activate PLL with HSE as source */
    
52.   RCC_OscInitStruct.OscillatorType = RCC_OSCILLATORTYPE_HSE;
    
53.   RCC_OscInitStruct.HSEState = RCC_HSE_ON;
    8 J" _( D! J6 `9 v1 T! E. u0 h' d* I
54.   RCC_OscInitStruct.HSIState = RCC_HSI_OFF;
    
55.   RCC_OscInitStruct.CSIState = RCC_CSI_OFF;
    + r( g) k3 S  V* y- w
56.   RCC_OscInitStruct.PLL.PLLState = RCC_PLL_ON;
    % \' M; |/ M; ~# _% s: k+ M/ W
57.   RCC_OscInitStruct.PLL.PLLSource = RCC_PLLSOURCE_HSE;
    1 n) p* @$ Z* i" U
58. 
    % z  I( ], f5 O0 E2 y( |
59.   RCC_OscInitStruct.PLL.PLLM = PLL_M;
    8 l1 q5 q7 ^. U  u) b8 d
60.   RCC_OscInitStruct.PLL.PLLN = PLL_N;
    8 s& L* m' ?! M9 O
61.   RCC_OscInitStruct.PLL.PLLFRACN = 0;
    
62.   RCC_OscInitStruct.PLL.PLLP = PLL_P;
    
63.   RCC_OscInitStruct.PLL.PLLR = 2;
    
64.   RCC_OscInitStruct.PLL.PLLQ = PLL_Q;
    , K# E+ |. ~; g9 A1 ]4 |# x# q  I
65. 
    
66.   RCC_OscInitStruct.PLL.PLLVCOSEL = RCC_PLL1VCOWIDE;
    6 G7 \, q* U1 C# D$ b& e; }
67.   RCC_OscInitStruct.PLL.PLLRGE = RCC_PLL1VCIRANGE_2;
    5 H( D( ?$ z2 p2 Y1 H, ~2 A. p- p
68.   ret = HAL_RCC_OscConfig(&RCC_OscInitStruct);
    
69.   if(ret != HAL_OK)
    ! o# {( e) G: b) G8 f6 k
70.   {
    # `/ e7 ~. O( e+ `
71.     while(1) {};
    ) E) {0 L: \  g, l  m7 _
72.   }
    
73. 
    
74. /* Select PLL as system clock source and configure  bus clocks dividers */
    
75.   RCC_ClkInitStruct.ClockType = (RCC_CLOCKTYPE_SYSCLK | RCC_CLOCKTYPE_HCLK | RCC_CLOCKTYPE_D1PCLK1 | RCC_CLOCKTYPE_PCLK1 | \
    . ^+ ?  [( ^# L1 `; L/ F+ g) P
76.                                  RCC_CLOCKTYPE_PCLK2  | RCC_CLOCKTYPE_D3PCLK1);
    - v3 h* C1 D* q% x) p' H' w! U$ e
77. 
    
78.   RCC_ClkInitStruct.SYSCLKSource = RCC_SYSCLKSOURCE_PLLCLK;
    
79.   RCC_ClkInitStruct.SYSCLKDivider = RCC_SYSCLK_DIV1;
    ) _& v# ^6 ~1 r1 U' Z5 L
80.   RCC_ClkInitStruct.AHBCLKDivider = RCC_HCLK_DIV2;
    * X1 e0 X  D# L0 Q/ P  q9 J
81.   RCC_ClkInitStruct.APB3CLKDivider = RCC_APB3_DIV2;
    + s  @$ M0 c2 R1 o4 R( l5 {
82.   RCC_ClkInitStruct.APB1CLKDivider = RCC_APB1_DIV2;
    
83.   RCC_ClkInitStruct.APB2CLKDivider = RCC_APB2_DIV2;
    
84.   RCC_ClkInitStruct.APB4CLKDivider = RCC_APB4_DIV2;
    / s" g, u; T7 @
85.   ret = HAL_RCC_ClockConfig(&RCC_ClkInitStruct, FLASH_LATENCY_3);
    : K- x. N5 u& @5 Y* P/ Z. T
86.   if(ret != HAL_OK)
    
87.   {
    - R2 _' a/ U0 [
88.     while(1) {};
    
89.   }
    " n1 o' {( n7 v" [8 d4 [
90. 
    
91. }
    

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$ J* ?; n1 M( [1 Z7 k: F1 T