STM32H7的Cache与Buffer
  j( z  T+ `: Q7 OTCM和Cache的区别
…使用lwip用到了mpu，对于内存管理产生了很多的疑问，需要统一解决一下，不然用起来总有些不安。
) V( c' }/ d4 K$ ?6 q
- J7 T7 z/ R& j$ FSTM32H7使用的内存不是连续的，而是被划分为多段。
: K+ C6 `+ K+ ^/ z
5 ]' I  f% S' J

1. MEMORY
   : D0 J) j# B$ R" R: C$ `5 B* p
2. {
   
3.         DTCMRAM (xrw)     : ORIGIN = 0x20000000, LENGTH = 128K //高速段，cpu独享
   / U  b) X- z' W7 X# Q) ~  C  N/ `
4.         RAM_D1 (xrw)      : ORIGIN = 0x24000000, LENGTH = 512K
   5 F7 b5 S) G; Y
5.         RAM_D2 (xrw)      : ORIGIN = 0x30000000, LENGTH = 288K
   # S( o3 G/ I, B2 {# v- h
6.         RAM_D3 (xrw)      : ORIGIN = 0x38000000, LENGTH = 64K
   9 M' d6 D/ r5 S: z8 P2 V
7.         ITCMRAM (xrw)     : ORIGIN = 0x00000000, LENGTH = 64K //高速段，cpu独享
   
8.         FLASH (rx)        : ORIGIN = 0x8000000, LENGTH = 128K
   # a: t, j! ?# U3 p- h; X# T
9. }

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" w' V+ G3 [9 j. V( ]2 O* PTCM内存段是和CPU同频率的，不需要也不能用Cache。用好TCM的优先级应该排在用好Cache的前面。
Cache处于核心里面，作为低速内存加速器使用，获得增益最大的是位于AXI总线上的比如内部Flash、内部SRAM、通过FMC或者QSPI控制器连接的外部sram。Cache使得低速Sram获取与高速TCM差不多的速度。使用Cache加速很有意义，不然400M的cpu变200M，相当于H7变F4，选择H7的cpu将变得没有意义。

5 e. p% ^! w2 Q# w内存类型
5 P9 L, y2 p9 t. o内存类型分为Normal以及Device和Strongly-ordered,
. ?0 l  t$ H! K( h7 G* i

4 K: J& N: T; l2 s8 c
% d% ?' @' I. r* u; u7 i

1 v) c+ w) I# z

% o2 b" Q. R; R: |Write-buffer是什么？
Device和Strongly-Ordered类型时候提到了write-buffer，它属于cpu核心，cache经常与write-buffer一起使用，使用writer-buffer的目的是将处理器和cache从较慢的对主存的写操作中脱离出来。
Write buffer可以缓存8个word的数据和4个独立的地址，可以enable或者disable使用ARM核心控制寄存器 W的bit3。同时还要受到内存管理页表的一个bit控制，所以使用Write-Buffer，MMU必须已经使能（控制寄存器的bit0）。MMU-Memory Management Unit
- c8 g  o9 f; ]/ w5 P; [- ?通常情况下的配置都是主内存允许bufferable，但是I/O 空间 unbufferable
1 T  f) k3 f, u7 e+ T- z当CPU执行一个写操作时，根据配置情况执行写入操作。
3 i: e! Q  T* f. r. \  a; p

+ B  u3 h* k. Y5 C. B
( Q  i3 [( P# B9 E& w$ q0 m1 N: J" B

2 o  O) `5 ~( g/ b0 S
如果程序中使用DMB and DSB，处理器会等到write-buffer内指令完成，再进行后续指令操作，如果过程中发生中断，中断返回后继续write-buffer清空等待。
- x; z5 y" I9 X3 R3 n* g) _
; n! N. D" V# L# L; ]2 qDMB或者DSB被称为 显式限制操作 explicit barrier。
3 s% x0 R+ D2 M4 j. L8 H5 y' h1 ~

4 q$ b9 X, W% |! @; X8 u& y# gMemory Attrabute
) S: B$ A# r/ R8 P5 Z$ hNormal模式下可以设定的几种

. M  G* P& ~! x/ _( rShareable属性
共享属性设计的意义在于，多个bus master读写情况下需要cache保持同步，对于CortexM7，只有L1-Cache，如果设置了Shared相当于non-cacheable。

, a8 c5 Y, W5 j; G+ y; S

  q, V  Y+ n7 Z5 P$ D' E内核操作函数
内核操作函数包含以下几种，主要包含两种操作：clean和invalidate。
$ }" _& `  [% A; b7 eclean：将cache中的信息写到sram，相当于用cache信息覆盖sram；
invalidate：使cache失效，相当于用sram信息覆盖cache；
9 U/ ]5 ^0 Q, f- a7 z二者为相反的操作。
5 e+ r# U4 g; i+ F- \
( Z( [1 O  B  ]

- i: {$ `4 d# G8 j* t1 ?) B

1 f# _1 t1 w' ^- r内存对齐问题
使用cache时，dma的buffer必须32byte对齐，不然可能会出现问题。比如下面的情况：

1. typedef struct
   
2. {
   
3.     __attribute__ ((aligned (32))) uint8_t rx_buffer[BUFFER_SIZE];//用于buffer
   
4.     bool rx_xfer_done;                                     //用于记录dma已经被正确传输
   6 s) E9 ~5 J) S$ p6 d  J, a
5. }st_dma_xfer
   0 Z% d2 q$ S6 m5 n: w
6. 
   5 G% L, O5 V0 C4 h/ f% M- L
7. void XDMAC_Handler(void)
   
8. {
   ! J/ E: Q- Q0 N+ O3 w
9.     uint32_t dma_status;
     w; ~9 V9 T+ C* g
10.     dma_status = xdmac_channel_get_interrupt_status(XDMAC, XDMA_CH_RX);
    3 ^- X# m7 R' t9 ^( a# y) D; T
11.     if (dma_status & XDMAC_CIS_BIS)
    7 l+ C9 c2 a$ D
12.     {
    
13.       g_st_dma_xfer.rx_xfer_done = true;
    
14.       SCB_InvalidateDCache_by_Addr((uint32_t*)g_st_dma_xfer.rx_buffer, DMA_TRANSFER_SIZE);
    
15.     }
    
16. }

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5 J6 y4 `4 f2 @( ^: V
如果DMA的buffer只有16字节，DMA读取操作后，DMA控制器将接收到的数据写到了sram里面，然后进入DMA接收中断函数，cpu把成功读取的标识bool变量写为true，实际上写操作只是写在D-Cache里面，暂时没有写到sram。

% g1 Q, t0 x$ k4 c; ^* Y5 ^

! `1 G, t1 O3 O6 t, m1 U如果此时cpu需要读取dma内容，需要对Dcache进行invalid操作，32个字节将一起更新，bool变量旧值0将覆盖新值1。cpu读不到中断函数写的bool变量信息。
5 t' h" z4 X5 e. \; n
- Q6 `6 O* l; v

* u5 ?2 U; Q# k9 R/ R
可见：
clean操作或者Invalidate操作都可能丢东西，使用上需要注意。经验是如果一段内存用来写dma外设，就不要读它，保证随时都可以clean；同样如果一段内存用来接收DMA外设传入信息，就不要用cpu写它，保证随时都可以invalidate。
( l7 Q# d- g2 G9 Q